KR20070003043A - 반도체 소자의 트렌치 소자분리막 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 40
- 238000000034 method Methods 0.000 title claims abstract description 35
- 238000002955 isolation Methods 0.000 title claims abstract description 17
- 150000004767 nitrides Chemical class 0.000 claims abstract description 59
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 238000005530 etching Methods 0.000 claims abstract description 24
- 230000007547 defect Effects 0.000 abstract description 9
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 16
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 12
- 230000003647 oxidation Effects 0.000 description 9
- 238000007254 oxidation reaction Methods 0.000 description 9
- 238000000151 deposition Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- 229910021529 ammonia Inorganic materials 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 239000002784 hot electron Substances 0.000 description 4
- 229910000069 nitrogen hydride Inorganic materials 0.000 description 4
- 235000011149 sulphuric acid Nutrition 0.000 description 4
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 3
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
- 230000002040 relaxant effect Effects 0.000 description 1
- 229910000077 silane Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/3065—Plasma etching; Reactive-ion etching
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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Abstract
본 발명의 반도체 소자의 트렌치 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 트렌치에 의한 노출면에 측벽산화막을 형성하는 단계; 측벽산화막 및 반도체 기판 전면에 라이너질화막을 형성하는 단계; 반도체 기판에 베벌 식각을 수행하여 웨이퍼 후면 및 베벌 영역의 라이너질화막을 제거하는 단계; 및 트렌치 및 반도체 기판이 매립되도록 매립절연막을 형성하는 단계를 포함한다.
베벌 식각, 라이너질화막
Description
도 1은 종래 기술에 따른 트렌치 소자분리막 형성시 발생하는 문제점을 설명하기 위해 나타내보인 도면이다.
도 2는 종래 기술에 따른 트렌치 소자분리막 형성시 발생하는 리프트성 결함 및 그 문제점을 설명하기 위해 나타내보인 셈(SEM)사진이다.
도 3 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
<도면의 주요 부분에 대한 부호의 설명>
300 : 반도체 기판 500 : 측벽산화막
510 : 라이너질화막 520 : 베벌 영역의 라이너질화막
700 : 매립절연막
본 발명은 반도체 소자의 제조방법에 관한 것으로서, 보다 상세하게는 반도체 소자의 트렌치 소자분리막 형성방법에 관한 것이다.
반도체 소자의 집적도가 높아짐에 따라 캐패시터의 리프레시 특성을 개선하는 공정에 대한 관심이 높아지고 있다. 반도체 메모리소자, 예컨대 디램(DRAM)과 같은 휘발성 메모리의 경우 주기적인 리프레시는 소자의 제조공정에서 대단히 중요한 역할을 하고 있다. 최근 이러한 리프레시 특성의 개선을 위하여 많은 연구가 이루어지고 있는데, 그중에서 라이너질화막은 리프레시 개선을 위한 물질로 이용되고 있다. 라이너질화막은 후속의 게이트절연막 형성을 위한 산화공정에서 산소 소스가 트렌치 소자분리막을 관통하는 것을 방지하기 위한 것으로서, 누설전류량의 감소에 기여하여 디램의 리프레시특성을 향상시킨다는 것은 이미 잘 알려져 있다. 그러나 경우에 따라서 오히려 나쁜 영향을 끼칠 수 있는데 특히 라이너질화막의 형성 후 매립절연막을 증착하면서 진행되는 여러 가지 공정을 거치면서 리프트성 결함이 발생하여 소자의 특성을 저하시킬 수 있다.
도 1은 종래 기술에 따른 트렌치 소자분리막 형성시 발생하는 문제점을 설명하기 위해 나타내보인 도면이다. 그리고 도 2는 종래 기술에 따른 트렌치 소자분리막 형성시 발생하는 리프트성 결함 및 그 문제점을 설명하기 위해 나타내보인 셈(SEM)사진이다.
먼저 도 1을 참조하면, 반도체 기판(100)에 패드질화막(도시하지 않음) 및 패드산화막(도시하지 않음)을 증착시, 퍼니스(furnace)에서 진행하므로 웨이퍼의 후면 및 에지 부분에도 패드산화막(110) 및 패드질화막(120)이 증착된다. 다음에 소정의 공정을 거쳐 반도체 기판(100) 상에 패드산화막패턴(115) 및 패드질화막패턴(125)을 형성한 후, 식각공정을 수행하여 일정 깊이를 갖는 트렌치(130)를 형성 하고, 트렌치(130)의 노출된 부분에 측벽산화막(140)을 형성한다. 이때, 패드질화막패턴(125) 및 웨이퍼의 후면의 패드질화막(120) 위에 얇은 산화막(145)이 성장한다. 그리고 라이너질화막(150)을 증착하면, 이 얇은 산화막(145) 위로 라이너질화막(150)이 형성 되는 것이다. 그 결과 웨이퍼 후면, 에지 및 그 측면, 즉 베벌영역 부분은 패드질화막(120)과 라이너질화막(150)이 연속적으로 증착되지 못하고 산화물성 계면막을 갖게 된다. 이러한 얇은 산화막(145)은 이후 트렌치를 매립하는 절연막의 증착시, 증착 초기에 수행하는 프리히팅(preheating) 공정과 절연막이 증착되는 단계의 온도 차이로 인하여 열적 불균형이 심화됨에 따라 라이너질화막(150)의 리프팅(lifting)을 유발하여 도 2에 도시된 바와 같은 리프트성 결함을 발생시키는 소스로 작용하게 된다. 이렇게 발생한 리프트성 소스는 웨이퍼의 전면에 달라붙어 소자의 특성이 열화되는 문제를 유발시킨다. 따라서 리프트성 소스를 제거하기 위해 측벽산화막(140) 및 라이너질화막(150)의 증착 전에 세정(precleaning)공정을 수행한다. 세정공정은 종래의 황산(H₂SO₄) 과 암모니아 (NH₃)를 혼합한 세정액을 황산(H₂SO₄), 불화수소(HF) 및 암모니아(NH₃)를 혼합한 세정액을 이용한 세정공정을 수행하여 웨이퍼의 후면과 베벌 영역부분의 패드질화막(120)과 라이너질화막(150)의 계면 사이의 얇은 산화막(145)을 제거함으로서 연속적인 증착을 가능하게 하여 리프팅 문제를 해결하고자 하였다.
그러나 황산(H₂SO₄), 불화수소(HF) 및 암모니아(NH₃)를 혼합한 세정액을 이용하여 베벌 영역의 얇은 산화막(145)을 제거하는 경우, 측벽산화막(140)의 어택(attack)을 가져오게 되어 측벽산화막(140)이 얇아지게 된다. 측벽산화막(140)이 얇아지게 되면, p형 모스트랜지스터가 존재하는 주변회로영역(도시하지 않음)에서 핫 일렉트론을 트랩하여 활성영역 표면에 홀에 대한 인력을 발생시키며, 이에 따라 채널폭을 감소시키는 핫 일렉트론에 기인한 펀치스루(HEIP; Hot Electron Induced Punchthrough) 현상을 야기할 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 트렌치 소자분리막 형성시 리프트성 결함을 개선하기 위한 공정시 발생하는 문제점을 개선하면서 리프레시 특성을 향상시키고, 주변회로영역에서의 소자 특성열화가 발생하지 않도록 하는 반도체소자의 트렌치 소자분리막 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체 소자의 트렌치 소자분리막 형성방법은, 반도체 기판 내에 트렌치를 형성하는 단계; 상기 트렌치에 의한 노출면에 측벽산화막을 형성하는 단계; 상기 측벽산화막 및 반도체 기판 전면에 라이너질화막을 형성하는 단계; 상기 반도체 기판에 베벌 식각을 수행하여 웨이퍼 후면 및 베벌 영역의 라이너질화막을 제거하는 단계; 및 상기 트렌치 및 반도체 기판이 매립되도록 매립절연막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 라이너질화막은 15-25Å의 두께로 형성하는 것이 바람직하다.
또한, 상기 베벌 식각을 수행하는 단계는, 라이너질화막이 형성된 반도체 기판을 베벌 식각을 위한 챔버 내에 로딩하여 반도체 기판을 지지하는 단계; 및 베벌 식각을 위한 챔버 내로 식각 가스를 주입하여 웨이퍼의 후면 및 베벌 영역의 라이너질화막을 제거하는 단계를 포함할 수 있다.
상기 매립절연막은 고밀도 플라즈마 산화막으로 형성하는 것이 바람직하다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다. 도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다.
도 3 내지 도 7은 본 발명의 실시예에 따른 반도체 소자의 트렌치 소자분리막 형성방법을 설명하기 위하여 나타내 보인 도면들이다.
먼저 도 3을 참조하면, 반도체 기판(300) 위에 패드산화막(310)과 패드질화막(320)을 순차적으로 증착한다. 여기서 패드산화막(310)은 대략 110Å의 두께로 형성하고, 패드질화막(320)은 대략 600Å의 두께로 형성한다. 이 경우, 패드산화막(310) 및 패드질화막(320)은 퍼니스(furnace)에서 형성하므로 웨이퍼의 활성영역(A)에 뿐만 아니라 웨이퍼의 가장자리(edge) 및 그 측면, 즉 베벌(bevel) 영역(B)에도 형성된다. 상기 패드산화막(310)은 패드질화막(320)의 인력에 의한 반도체 기판(300)의 스트레스를 완화하는 역할을 한다. 다음에 패드질화막(320) 위에 감광막 패턴(330)을 형성하여, 패드질화막(320)의 일부 표면을 노출시킨다.
다음에 도 4를 참조하면, 감광막 패턴(330)을 식각마스크로 패드질화막(320) 및 패드산화막(310)의 노출부분을 순차적으로 제거하여 반도체 기판(300)의 소자분리영역을 노출시키는 패드산화막패턴(400) 및 패드질화막패턴(410)을 형성한다. 계속해서 반도체 기판(300)의 노출부분에 대한 식각공정을 수행하여 일정 깊이를 갖는 트렌치(420)를 형성한다. 이때, 베벌 영역(B)에는 트렌치가 형성되지 않는다.
다음에 도 5를 참조하면, 산화공정을 수행하여 트렌치(420) 내부에 측벽산화막(500)을 형성한다. 측벽산화막(500)은 건식 산화법인 열산화방법을 이용하며 대략 80Å의 두께를 가지도록 한다. 그리고 측벽산화막(500) 위에 라이너질화막(510, 520)을 형성한다. 라이너질화막(510,520)은 저압화학기상증착(LPCVD; Low Pressure Chemical Vapor Deposition)법을 사용하여 퍼니스(furnace)에서 형성하며, 웨이퍼의 후면 및 베벌 영역(B)에도 형성된다.
라이너질화막(510,520)은 종래의 경우에서 대략 48Å의 두께를 갖는 경우와 비교해 보면, 상대적으로 얇은 15-25Å의 두께를 갖도록 형성한다. 이 경우, 이후 공정에서 프리히팅 공정을 생략함으로서 라이너 질화막(510,520)은 후속 게이트산화 및 문턱전압 조절을 위한 스크린 산화공정에서의 반도체 기판의 추가 산화 방지를 위한 최소한의 두께를 증착하여도 충분한 리프레시를 확보할 수 있다. 이에 따라 갭필 마진이 증가할 수 있다.
다음에 도 6을 참조하면, 라이너질화막(510)이 형성된 반도체 기판(300)에 베벌 식각을 수행하여 웨이퍼의 후면 및 베벌 영역의 라이너질화막(520)을 제거한다.
이때, 베벌 식각을 수행하는 장비는 웨이퍼가 안착된 전극에 RF 전원이 공급 되며 식각 장비의 압력과 반도체 기판 온도가 설정된 값으로 조정한 후에 웨이퍼 양쪽 에지 및 베벌 영역에 식각 가스를 공급하는 제 2가스 공급부를 포함하는 챔버로 형성할 수 있다.
이와 같은 구성에 따른 베벌 식각에 의하면, 먼저 라이너질화막(510,520)이 형성된 반도체 기판(300)을 베벌 식각을 위한 챔버 내에 로딩하여 반도체 기판(300)을 지지한다. 다음에 베벌 식각을 위한 챔버 내로 식각 가스를 주입하여 웨이퍼의 후면 및 베벌 영역의 라이너질화막(520)을 모두 제거한다. 이때, 베벌 식각은 건식식각, 예를 들어 플라즈마를 이용하여 웨이퍼의 양쪽 베벌 영역의 라이너질화막(520)을 제거하기 때문에 활성영역(A)에 대한 어택(attack)은 발생하지 않아 활성영역의 라이너질화막(510)은 제거되지 않는다. 이에 따라 종래 기술에서 황산(H₂SO₄), 불화수소(HF) 및 암모니아(NH₃)를 혼합한 세정액을 이용하여 라이너질화막(520)을 제거할 경우 측벽산화막(500)에 대한 어택에 의해 측벽산화막(500)이 얇아지게 되면서 p형 모스트랜지스터가 존재하는 주변회로영역(도시하지 않음)에서 핫 일렉트론을 트랩하여 활성영역 표면에 홀에 대한 인력을 발생시켜 채널폭을 감소시키는 핫 일렉트론에 기인한 펀치스루 현상을 방지할 수 있다. 또한 베벌영역 식각에 의해 리프트성 결함 발생을 방지할 수 있다.
다음에 도 7을 참조하면, 트렌치(420) 및 반도체 기판(300)이 모두 매립되도록 매립절연막(700)을 형성한다. 이를 위하여 먼저 베벌 영역(B)의 라이너질화막(520)이 제거된 반도체 기판(300)을 고밀도 플라즈마(High Density Plasma)챔버 내에 로딩한 후에 소스가스로서 실레인(SiH₄) 및 산소(O₂)를 공급하고, 첨가가스로 서 헬륨(He)을 공급한 후, 적절한 소스파워를 인가하여 고밀도 플라즈마 챔버 내에 플라즈마를 형성한다. 다음에 플라즈마 상태로 여기된 이온들이 웨이퍼에 흡착되어 화학 반응하도록 적절한 바이어스 파워를 인가함으로써 트렌치(420) 및 반도체 기판(300)이 모두 매립되도록 매립절연막(700)으로서 고밀도 플라즈마 산화막을 형성한다. 이 경우, 종래에서는 라이너질화막(510)을 형성한 후 라이너 산화막을 형성한 것과는 달리 바로 매립절연막(700)을 형성한다. 또한, 베벌 식각을 이용하여 리프트성 결함 소스가 되는 라이너질화막(520)을 제거하였기 때문에 라이너질화막의 스트레스를 이완하는 프리히팅(preheating) 과정을 생략할 수 있다.
프리히팅 공정을 생략하는 경우, 프리히팅 공정 과정에서 일어나는 반도체 기판(300)의 추가 산화가 발생하지 않으므로 종래에서 라이너질화막(510)을 대략 50??의 두께로 충분히 두껍게 형성하던 것을 상대적으로 얇은 두께인 15-25Å의 두께로 형성하여도 충분한 리프레시를 확보할 수 있다. 또한, 프리히팅 공정 과정에서의 라이너질화막(510)의 산화방지를 위한 라이너산화막의 형성을 생략할 수 있다. 이에 따라 매립절연막의 갭필 마진(gap-fill margin)을 충분히 증가할 수 있게 된다.
다음에 비록 도면에 도시하지는 않았지만, 패드질화막패턴이 노출되도록 평탄화 공정을 수행한 후에, 패드질화막패턴 및 패드산화막패턴을 순차적으로 제거하면, 트렌치 소자분리막이 완성된다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체 소자의 트렌치 소자분리 막 형성방법에 의하면, 베벌 식각을 이용하여 리프트성 소스를 제거함으로써 리프트성 결함이 발생하는 것을 방지할 수 있다. 또한, 후속 공정에서 프리히팅 공정을 생략함으로써 라이너산화막의 증착을 생략하여 갭필 마진을 향상할 수 있다.
Claims (4)
- 반도체 기판 내에 트렌치를 형성하는 단계;상기 트렌치에 의한 노출면에 측벽산화막을 형성하는 단계;상기 측벽산화막 및 반도체 기판 전면에 라이너질화막을 형성하는 단계;상기 반도체 기판에 베벌 식각을 수행하여 웨이퍼 후면 및 베벌 영역의 라이너질화막을 제거하는 단계; 및상기 트렌치 및 반도체 기판이 매립되도록 매립절연막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제1항에 있어서,상기 라이너질화막은 15-25Å의 두께로 형성하는 반도체 소자의 트렌치 소자분리막 형성방법.
- 제1항에 있어서, 상기 베벌 식각을 수행하는 단계는,라이너질화막이 형성된 반도체 기판을 베벌 식각을 위한 챔버 내에 로딩하여 반도체 기판을 지지하는 단계; 및베벌 식각을 위한 챔버 내로 식각 가스를 주입하여 웨이퍼의 후면 및 베벌 영역의 라이너질화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 기판의 트렌치 소자분리막 형성방법.
- 제1항에 있어서,상기 매립절연막은 고밀도 플라즈마 산화막인 것을 특징으로 하는 반도체 기판의 트렌치 소자분리막 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058770A KR20070003043A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 트렌치 소자분리막 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020050058770A KR20070003043A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 트렌치 소자분리막 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070003043A true KR20070003043A (ko) | 2007-01-05 |
Family
ID=37869947
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020050058770A KR20070003043A (ko) | 2005-06-30 | 2005-06-30 | 반도체 소자의 트렌치 소자분리막 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070003043A (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106128952A (zh) * | 2016-07-27 | 2016-11-16 | 上海华虹宏力半导体制造有限公司 | 改善晶圆边缘缺陷的方法以及mos晶体管 |
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2005
- 2005-06-30 KR KR1020050058770A patent/KR20070003043A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106128952A (zh) * | 2016-07-27 | 2016-11-16 | 上海华虹宏力半导体制造有限公司 | 改善晶圆边缘缺陷的方法以及mos晶体管 |
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