JP2004179301A - 半導体集積回路装置の製造方法 - Google Patents
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Abstract
【解決手段】窒化シリコン膜5をマスクとして、半導体基板1をドライエッチングし、素子分離用の溝7を形成した後、ISSG酸化処理を施すことによって、溝7の内壁に薄い酸化シリコン膜9aを、また、窒化シリコン膜5の側面および表面に酸化シリコン膜9bを形成し、次いで、窒化シリコン膜11を堆積した後、溝7を埋め込む程度の膜厚の酸化シリコン膜13を堆積し、その表面を窒化シリコン膜5が露出するまで研磨する。その結果、この後、窒化シリコン膜5をエッチングしても、窒化シリコン膜11の裏面が酸化シリコン膜9bで覆われているためそのエッチング量が少なくて済み、酸化シリコン膜9aの体積膨張を低減することができ、また、窒化シリコン膜11のエッチング部を起点にリセスが進行することを防止できる。
【選択図】 図5
Description
【発明の属する技術分野】
本発明は、半導体集積回路装置の製造技術に関し、特に、STI(Shallow Trench Isolation)法を利用した素子分離を用いた半導体集積回路装置の製造技術に適用して有効な技術に関するものである。
【0002】
【従来の技術】
STI法とは、LSI製造プロセスにおける素子分離技術の一種で、半導体基板に形成した溝の内部に酸化シリコン膜などの絶縁膜を形成し、溝外部の酸化シリコン膜を研磨等により除去することにより素子分離を形成し、これを素子間の分離に用いるというものである。STIを利用した場合、素子分離間隔を縮小することができる、素子分離膜厚の制御が容易である等の利点がある。
【0003】
また、この溝の内壁には、ドライエッチング時の溝内壁のダメージの低減や溝のコーナー部のラウンド化等のために、薄い熱酸化膜が形成される。
【0004】
しかしながら、この熱酸化膜の酸化が、その後の熱工程、例えば、ゲート酸化膜の形成工程時等により進行し、溝内部の応力が大きくなる。その結果、素子形成領域内の半導体基板を構成する原子の格子内に転位が発生し、欠陥となる。このような欠陥は、接合リークの原因となる等、素子形成領域に形成される半導体素子の特性を劣化させる。
【0005】
そこで、熱酸化膜のさらなる酸化、即ち、熱酸化膜の膨張を防止するため、熱酸化膜の上部にさらに窒化膜を形成するという技術が採用されている。
【0006】
なお、酸化中におこる体積膨張による物理的又は熱的ストレスを抑えるため、トレンチの内壁に熱酸化膜を形成し、その上部に窒化膜よりなるライナ層を設ける技術が特許文献1において開示され、かかる文献においては、さらに、トレンチ食刻用マスクパターンを除去するときのライナ層のエッチングによる窪みの発生を防止するため、CVD酸化膜よりなる窪み防止膜(110)をトレンチ内壁およびトレンチ食刻用マスクパターン(104)の側壁に形成した後、窒化膜からなるライナ層(112)を形成する技術が開示されている。
【0007】
【特許文献1】
特開2000−208609号公報 (要約参照)
【0008】
【発明が解決しようとする課題】
本発明者らは、半導体集積回路装置の研究・開発に従事しており、STI法を用いた素子分離を用い、酸化種が溝の内壁に到達し、溝の内壁の熱酸化膜が膨張することを防止するため、熱酸化膜の上部にさらに第1窒化膜を形成している。
【0009】
一方、半導体基板中に溝を形成する際には、半導体基板表面に形成された第2窒化膜をマスクに用いることが多い。この第2窒化膜は、埋め込み酸化膜の研磨の際のストッパーとしても用いられ、研磨工程の後除去される。
【0010】
この除去の際、追って詳細に説明するように、第1窒化膜が露出し、さらに、半導体基板表面に露出した第1窒化膜が随時エッチングされ、凹部となる。
【0011】
従って、素子分離の表面部においては、第1窒化膜が除去されてしまうため、熱酸化膜の膨張の防止が不十分となり、結晶欠陥が生じやすくなる。
【0012】
また、前記凹部に、その後の洗浄や酸化膜除去工程において洗浄液やエッチング液が侵入し、熱酸化膜や埋め込み酸化膜がエッチングされる。その結果、素子分離の表面が後退し窪みが生じるという、いわゆるリセス現象が生じる。
【0013】
このような窪みは、例えば、フォトリソグラフィー工程におけるデフォーカス不良の原因となる。また、この窪み中にゲート電極材料などが残存することによりゲート電極間のショートを招き、歩留まりを低下させる。また、寄生MISFETの影響が大きくなる等により、半導体集積回路装置の特性を劣化させる。
【0014】
本発明の目的は、素子形成領域に加わる応力を低減させることにある。
【0015】
また、本発明の他の目的は、素子分離領域の端部のリセスを低減することにある。
【0016】
また、本発明の他の目的は、半導体集積回路装置の歩留まり向上や信頼性の向上を図ることにある。
【0017】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【0018】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【0019】
本発明の半導体集積回路装置の製造方法は、半導体基板上に素子形成領域と素子分離領域とを有し、前記素子形成領域上に半導体素子を有する半導体集積回路装置の製造方法であって、(a)前記半導体基板の前記素子形成領域上に第1窒化膜を形成する工程と、(b)前記第1窒化膜をマスクに前記半導体基板の前記素子分離領域をエッチングすることにより溝を形成する工程と、(c)前記半導体基板に酸化処理を施すことにより、前記溝の内壁、前記第1窒化膜の側面および表面に、酸化膜もしくは酸窒化膜を形成する工程と、(d)前記酸化膜もしくは酸窒化膜の上部に第2窒化膜を形成する工程と、(e)前記第2窒化膜上に前記溝を埋め込む程度の厚さの絶縁膜を形成する工程と、(f)前記絶縁膜の上部を前記第1窒化膜が露出するまで除去する工程と、(g)前記第1窒化膜を除去する工程と、を有するものである。
【0020】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する。
【0021】
本発明の実施の形態である半導体集積回路装置の製造方法を図1〜図10を用いて工程順に説明する。図1〜図10は、本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【0022】
まず、図1に示すように、例えばp型の単結晶シリコンからなる半導体基板1を熱酸化することにより半導体基板1の表面にパッド酸化膜3を形成する。次いで、パッド酸化膜3上に、窒化シリコン膜5を堆積し、素子分離領域上の窒化シリコン膜5を除去する。
【0023】
次いで、図2に示すように、窒化シリコン膜5をマスクとして、半導体基板1をドライエッチングすることにより素子分離用の溝7を形成する。
【0024】
その後、図3に示すように、半導体基板1に酸化処理を施すことによって、溝7の内壁に薄い酸化シリコン膜(熱酸化膜)9aを形成する。また、窒化シリコン膜5の側面および表面に酸化シリコン膜9bを形成する。
【0025】
この酸化工程は、例えばISSG(In−situ Steam Generation)酸化法を用いて行う。ISSG酸化とは、低圧の反応室(チャンバ)内に水素と酸素を導入し、加熱した半導体基板の表面において直接酸化反応を起こさせる酸化方法である。加熱には、例えば枚葉式の急速加熱装置を用い、半導体基板(半導体ウエハ)上にランプを照射することにより行う。例えば、半導体基板温度1100℃、圧力7.5Torr(1Torr=1.33322×102Pa)、酸素流量12L/min、水素流量6L/minの雰囲気下で、95秒程度の処理を行う。酸化シリコン膜9a、9bの膜厚は、例えば20nm程度である。
【0026】
この酸化方法によれば、通常のドライ酸化より酸化力が大きく、比較的安定な窒化シリコン膜5の表面を酸化することが可能である。
【0027】
酸化力が増加する理由としては、化学的活性種(例えば酸素ラジカル)が、低圧状態のため非活性化する前に半導体基板表面に到達し、基板表面のSi(シリコン)間を解離させ、Siと酸素との反応が起こると考えられている。
【0028】
このように、ISSG酸化の酸化機構は、低圧状態の反応室に水素と酸素を直接導入するものであり、通常のドライ酸化とは異なる反応機構である。従って、活性酸化種によって酸化力が非常に大きくなると考えられている。
【0029】
このようにISSG酸化を施すことにより、溝7の内壁に薄い酸化シリコン膜9aを形成するとともに、窒化シリコン膜5の側面および表面を酸化することができる。
【0030】
この酸化によって窒化シリコン膜5の表面等に形成された膜を、ここでは便宜上酸化シリコン膜9bとしたが、この他、シリコン酸窒化膜もしくは酸化シリコン膜とシリコン酸窒化膜の積層膜のような形態をとることも考えられる。この酸化によって窒化シリコン膜5の表面等に形成される膜は、窒化シリコン膜(5、11)とエッチング選択比が取れる程度にその表面が酸化(変質)していればよい。
【0031】
なお、酸化シリコン膜9aは、溝7の内壁に生じたドライエッチングのダメージを回復し、また、溝のコーナー部をラウンド化するために形成する。
【0032】
次に、図4に示すように、溝7内を含む半導体基板1上に、CVD(ChemicalVapor deposition)法で窒化シリコン膜11を堆積する。この窒化シリコン膜11の膜厚は、例えば5nm程度である。また、この窒化シリコン膜11は、溝7の界面に酸化種が到達し、酸化シリコン膜9aが膨張することを防止するために形成する。
【0033】
次に、図5に示すように、溝7の内部を含む半導体基板1上にCVD法で溝7を埋め込む程度の膜厚の酸化シリコン膜13を堆積する。次いで、図6に示すように、化学的機械研磨(CMP;Chemical Mechanical Polishing)法を用い窒化シリコン膜5が露出するまで酸化シリコン膜13の表面を研磨し、平坦化する。このように、窒化シリコン膜5は、CMPの際のストッパー膜としても機能する。このCMPの結果、溝7、酸化シリコン膜9a、窒化シリコン膜11および酸化シリコン膜13よりなる素子分離が完成する。
【0034】
次いで、図7に示すように、窒化シリコン膜5を例えば熱リン酸を用いて除去する。
【0035】
ここで、本実施の形態によれば、素子分離の表面から窒化シリコン膜11が露出しているものの、その裏面は酸化シリコン膜9bで覆われているため露出面積が少なくなり、窒化シリコン膜11のエッチング量が少なくて済む。即ち、窒化シリコン膜11のエッチングにより形成される凹部101が小さい。
【0036】
即ち、図11に示すように、通常のドライ酸化により溝7の表面にのみ酸化シリコン膜209を形成し、さらに、その上部に窒化シリコン膜11を形成した場合には、窒化シリコン膜5のエッチングの際に、窒化シリコン膜11もエッチングされてしまい、凹部201が生じる(図12)。
【0037】
これに対して、本実施の形態によれば、窒化シリコン膜11のエッチング量が少なくて済み、溝7の上部においても窒化シリコン膜11によって溝7の内壁の酸化による体積膨張を低減することができる。
【0038】
従って、溝7の内壁の上部の体積膨張による応力を緩和でき、引いては、素子形成領域に形成されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)等の半導体素子の特性を向上させることができる。具体的には圧縮応力や欠陥に誘起される接合リーク電流の低減等を図ることができる。
【0039】
即ち、素子形成領域に圧縮応力が加わると、Si(シリコン)のエネルギーバンド構造が変化し、バンドギャップのシフトが生じる。その結果、PN接合部に対するバリアハイト(障壁高さ)が低下し、逆バイアス電流、いわゆる接合リーク電流が増加する。
【0040】
また、圧縮応力が加わることによって、Si中に混入した重金属原子(汚染物)がよりクラスター化されやすくなる。このような重金属のクラスターがPN接合部に存在すると、キャリアの生成再結合中心として働き、湧き出し電荷による接合リーク電流の増加を招く。
【0041】
また、素子形成領域に加わる圧縮応力が大きくなり、材料力学的な所定の降伏応力以上の応力となると、Si原子の転移や格子欠陥が発生する。また、降伏応力を超えない程度の応力であっても、高い圧縮応力は原子配列のひずみを誘起し、イオン注入後などの半導体基板の損傷回復のためのアニール処理等の際に、転移や格子欠陥を発生させる。
【0042】
このような転位や格子欠陥は、Siのバンドギャップ中に中間準位を生成する。このような中間準位は、キャリアの生成再結合の中心として働くため、湧き出し電荷による接合リーク電流の増加を招く。
【0043】
従って、これらの転移や格子欠陥が、例えばMISFETのチャネル領域に存在すると、ソース、ドレイン間のショートを引き起こし、特性不良の原因となる。
【0044】
しかしながら、本実施の形態によれば、応力緩和により素子特性のばらつきを低減でき、また、製品の歩留まりを向上させることができる。
【0045】
また、図12の凹部201は、その後の酸化膜除去(例えば、パッド酸化膜3の除去)工程や半導体基板の表面の洗浄工程において、除去液(例えばフッ酸)や洗浄液に晒された際のエッチングの起点となる。
【0046】
即ち、図13に示すように、凹部201に除去液等が侵入することにより、酸化シリコン膜(13、209)がエッチングされやすくなり、素子分離の端部の窪み(リセス)203が大きくなる。
【0047】
このような窪みが生じ、半導体基板表面に凹凸が生じると、例えば、フォトリソグラフィー工程におけるデフォーカス不良を招く。即ち、エッチング工程のマスク膜となるフォトレジスト膜(以下、単に「レジスト膜」という)の解像不良が生じ、かかるレジスト膜を用いてゲート電極などを所望の形状にパターニングすることが困難となる。
【0048】
また、このような窪みに、ゲート電極材料などの導電性膜が堆積すると、除去し難く、ゲート電極間ショートの要因となる。
【0049】
また、窪み中へのゲート電極材料の堆積により、意図しない寄生MISFETの形成を招く恐れがある。かかる窪み近傍の半導体基板の不純物濃度は、正規のMISFETのチャネル部の不純物濃度と異なるため、正規のMISFETと寄生MISFETとでしきい値電圧が変化する。特に、不純物濃度が低下した場合には、しきい値電位が低下し、寄生MISFETの方が正規のMISFETより先にオンする(導通状態となる)ため、その素子全体のしきい値電圧の低下を招く。
【0050】
また、リセス(窪み)部において、ゲート絶縁膜が急峻に落ち込むと、ゲート電界の集中を招き、しきい値の低下を招く。
【0051】
しかしながら、本実施の形態によれば、リセスの低減により、平坦性を確保でき、加工精度の向上を図ることができる。また、素子特性の劣化やばらつきを防止でき、また、製品の歩留まりを向上させることができる。
【0052】
また、通常のドライ酸化等により溝7の内壁に酸化シリコン膜9aを形成した後、溝7および窒化シリコン膜5の上部にCVD法などを用いて酸化シリコン膜を形成し、その上部の窒化シリコン膜11のエッチングを防止することも可能である。
【0053】
しかしながら、この場合、CVD法による酸化工程が増えてしまう。また、CVD法などを用いて形成した酸化シリコン膜は、厚膜となりやすい。かかる膜が厚膜となる場合には、窒化シリコン膜11による酸化防止効果が低減すると考えられる。また、素子の微細化に伴い溝のアスペクト比は大きくなる傾向にある。従って、CVD法などを用いて、薄い酸化シリコン膜が形成できたとしても、カバレッジ(被覆性)の問題が深刻になると考えられる。
【0054】
これに対し、本実施の形態によれば、ISSG酸化を用いたので、酸化シリコン膜9aと窒化シリコン膜5を覆う酸化シリコン膜9bを同時に形成することができる。
【0055】
また、酸化条件を工夫することにより、酸化シリコン膜9bの膜厚を比較的容易に制御することができる。また、溝のアスペクト比が大きくなった場合にも対応可能である。
【0056】
なお、図7においては、窒化シリコン膜5の膜厚分だけ酸化シリコン膜13の表面が半導体基板1の表面から突出しているが、以降の半導体基板1の洗浄工程や、表面酸化および酸化膜除去工程により酸化シリコン膜13の表面は、徐々に後退する(図8)。
【0057】
次いで、酸化シリコン膜13等よりなる素子分離で区画された素子形成領域(アクティブ)に半導体素子を形成する。半導体素子は、種々あるが、ここでは、MISFETを形成する場合について説明する。
【0058】
まず、図9に示すように、半導体基板1にp型不純物およびn型不純物をイオン打ち込みした後、熱処理により不純物を拡散させることによって、p型ウエル17およびn型ウエル19を形成する。次いで、例えば熱酸化によりp型ウエル17およびn型ウエル19のそれぞれの表面にゲート酸化膜21を形成する。
【0059】
次に、ゲート酸化膜21の上部に不純物をドープした低抵抗多結晶シリコン膜23をCVD法で堆積し、多結晶シリコン膜23をドライエッチングすることにより、ゲート電極Gを形成する。
【0060】
次に、ゲート電極Gの両側のp型ウエル17にn型不純物をイオン打ち込みすることによってn−型半導体領域25を形成し、n型ウエル19にp型不純物をイオン打ち込みすることによってp−型半導体領域27を形成する。
【0061】
次に、半導体基板1上に絶縁膜として例えば窒化シリコン膜をCVD法で堆積した後、異方的にエッチングすることによって、ゲート電極Gの側壁にサイドウォールスペーサ29を形成する。
【0062】
次に、p型ウエル17にn型不純物をイオン打ち込みすることによってn+型半導体領域31(ソース、ドレイン)を形成し、n型ウエル19にp型不純物をイオン打ち込みすることによってp+型半導体領域33(ソース、ドレイン)を形成する。
【0063】
ここまでの工程で、LDD(Lightly Doped Drain)構造のソース、ドレインを備えたnチャネル型MISFETQnおよびpチャネル型MISFETQpが形成される。
【0064】
この後、図10に示すように、MISFETQnおよびQp上に絶縁膜として酸化シリコン膜35をCVD法で堆積した後、酸化シリコン膜35の表面をCMP法で研磨してその表面を平坦化する。
【0065】
次に、酸化シリコン膜35上に図示しないレジスト膜を形成し、このレジスト膜をマスクに酸化シリコン膜35をエッチングすることによりn+型半導体領域31およびp+型半導体領域33上にコンタクトホールC1を形成する。
【0066】
次いで、コンタクトホールC1内を含む酸化シリコン膜35上に、導電性膜として例えばタングステン(W)膜を堆積し、このW膜を酸化シリコン膜35が露出するまでCMP法により研磨することによってコンタクトホールC1内にプラグP1を形成する。なお、プラグP1を、窒化チタン(TiN)膜等からなるバリア膜とW膜との積層構造としてもよい。
【0067】
次いで、酸化シリコン膜35およびプラグP1上に、導電性膜として例えばW膜を堆積し、所望の形状にパターニングすることによって第1層配線M1を形成する。
【0068】
次いで、第1層配線M1上に、絶縁膜、プラグおよび配線の形成を繰り返すことによりさらに多層の配線を形成することができるが、以降の工程の説明および図示は省略する。
【0069】
また、最上層配線上には、保護膜が形成され、ウエハ状態の基板がダイシングされた後、個々のチップが実装され、製品が完成するが、これらの工程の説明および図示は省略する。
【0070】
なお、本実施の形態においては、半導体素子としてMISFETを例に説明したが、STI技術を用いる半導体装置に広く適用可能である。
【0071】
例えば、ゲート絶縁膜の膜厚が異なる多種のMISFETを形成する場合には、ゲート絶縁膜を形成するための熱酸化工程が多くなる。従って、STIに加わる熱応力が大きくなるため、本発明を用いて好適である。
【0072】
また、MISFETのみならず、たとえば、電気的書き込みおよび消去が可能な不揮発性メモリ(EEPROM:Electrically Erasable Programmable Read Only Memory、フラッシュメモリ)を有する半導体装置に本発明を適用してもよい。
【0073】
このフラッシュメモリは、浮遊ゲート電極に電荷を蓄積して記録を行うものであり、浮遊ゲート電極下のゲート酸化膜には、蓄積させた電荷が抜けない程度の膜厚が要求される。このため、他のメモリよりゲート酸化膜が厚く、SRAM(Static Random Access Memory)に用いられるゲート絶縁膜の膜厚が例えば3nm程度であるのに対し、フラッシュメモリにおいては例えばその膜厚が8nmのゲート酸化膜が用いられる。
【0074】
さらに、フラッシュメモリにおいては、書き込みや消去の際に印加される電位が高い。従って、このような高電位を発生させまた転送する周辺回路においても高耐圧のMISFETが必要となる。例えばSRAMの周辺回路を構成するMISFETのゲート絶縁膜の膜厚は、8nm程度であるのに対し、フラッシュメモリの場合は、25nm程度となる。
【0075】
従って、厚いゲート酸化膜を形成する際にSTIに加わる熱応力が大きくなるため、フラッシュメモリに本発明を用いて好適である。
【0076】
さらに、多種のゲート絶縁膜を形成する際には、ゲート絶縁膜の除去工程も多くなり、リセスが大きくなりやすい。従って、リセス低減の観点からも、本発明を用いて好適である。
【0077】
また、本実施の形態においてはISSG酸化を例に説明したが、この他のラジカル酸素を反応活性種として利用する酸化やプラズマを利用する酸化等、窒化シリコン膜に対しても酸化力が大きい酸化処理を用いても良い。
【0078】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【0079】
【発明の効果】
本願によって開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば、以下の通りである。
【0080】
第1窒化膜をマスクに半導体基板の素子分離領域をエッチングすることにより溝を形成した後、半導体基板に酸化処理を施すことにより、溝の内壁、第1窒化膜の側面および表面に、酸化膜もしくは酸窒化膜を形成したので、その後、酸化膜の上部に第2窒化膜および絶縁膜を形成した後、第1窒化膜を除去しても、第2窒化膜のエッチング量を小さくできる。
【0081】
その結果、半導体集積回路装置の特性の向上や歩留まりの向上を図ることができる。
【図面の簡単な説明】
【図1】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図2】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図3】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図4】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図5】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図6】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図7】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図8】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図9】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図10】本発明の実施の形態である半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図11】本発明の実施の形態の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図12】本発明の実施の形態の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
【図13】本発明の実施の形態の効果を説明するための半導体集積回路装置の製造方法を示す基板の要部断面図である。
【符号の説明】
1 半導体基板
3 パッド酸化膜
5 窒化シリコン膜
7 溝
9a 酸化シリコン膜
9b 酸化シリコン膜
11 窒化シリコン膜
13 酸化シリコン膜
17 p型ウエル
19 n型ウエル
21 ゲート酸化膜
23 多結晶シリコン膜
25 n−型半導体領域
27 p−型半導体領域
29 サイドウォールスペーサ
31 n+型半導体領域
33 p+型半導体領域
35 酸化シリコン膜
101 凹部
201 凹部
203 窪み
209 酸化シリコン膜
C1 コンタクトホール
G ゲート電極
M1 第1層配線
P1 プラグ
Qn nチャネル型MISFET
Qp pチャネル型MISFET
Claims (5)
- 半導体基板上に素子形成領域と素子分離領域とを有し、前記素子形成領域上に半導体素子を有する半導体集積回路装置の製造方法であって、
(a)前記半導体基板の前記素子形成領域上に第1窒化膜を形成する工程と、
(b)前記第1窒化膜をマスクに前記半導体基板の前記素子分離領域をエッチングすることにより溝を形成する工程と、
(c)前記半導体基板に酸化処理を施すことにより、
前記溝の内壁、前記第1窒化膜の側面および表面に、酸化膜もしくは酸窒化膜を形成する工程と、
(d)前記酸化膜もしくは酸窒化膜の上部に第2窒化膜を形成する工程と、
(e)前記第2窒化膜上に前記溝を埋め込む程度の厚さの絶縁膜を形成する工程と、
(f)前記絶縁膜の上部を前記第1窒化膜が露出するまで除去する工程と、
(g)前記第1窒化膜を除去する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 半導体基板上に素子形成領域と素子分離領域とを有し、前記素子形成領域上に半導体素子を有する半導体集積回路装置の製造方法であって、
(a)前記半導体基板の前記素子形成領域上に第1窒化膜を形成する工程と、
(b)前記第1窒化膜をマスクに前記半導体基板の前記素子分離領域をエッチングすることにより溝を形成する工程と、
(c)前記第1窒化膜の側面および表面を酸化する工程と、
(d)前記(c)工程の後、前記溝および前記第1窒化膜の上部に第2窒化膜を形成する工程と、
(e)前記第2窒化膜上に前記溝を埋め込む程度の厚さの絶縁膜を形成する工程と、
(f)前記絶縁膜の上部を前記第1窒化膜が露出するまで除去する工程と、
(g)前記第1窒化膜を除去する工程と、
を有することを特徴とする半導体集積回路装置の製造方法。 - 前記(c)工程は、前記半導体基板の表面にラジカル酸素を供給しながら行われることを特徴とする請求項1もしくは2記載の半導体集積回路装置の製造方法。
- 前記(c)工程は、前記半導体基板上に水素と酸素を導入しながら行う酸化工程であることを特徴とする請求項1もしくは2記載の半導体集積回路装置の製造方法。
- 前記(c)工程の酸化の際、前記溝の内壁に酸化膜が形成されていることを特徴とする請求項2記載の半導体集積回路装置の製造方法。
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