JP2005086199A - フラッシュメモリ素子のゲート電極形成方法 - Google Patents
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Abstract
【課題】 ゲート電極側壁に形成される側壁酸化膜の厚さを均一に制御してゲート電極のＣＤ(critical dimension)を確保可能にするフラッシュメモリ素子のゲート電極形成方法を提供する。
【解決手段】 半導体基板の上部にトンネル酸化膜及びアンドープされた第１ポリシリコン膜を順次形成する段階と、前記アンドープされた第１ポリシリコン膜の上部に、１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度でドープされた第２ポリシリコン膜を形成する段階と、前記結果物の上部に誘電体膜、第３ポリシリコン膜を順次形成する段階と、前記結果物をパターニングしてフローティングゲート電極パターン、誘電体膜及びコントロールゲート電極パターンを形成する段階と、前記結果物に酸化工程を行って前記フローティングゲート電極パターン及びコントロールゲート電極パターンの側壁に側壁酸化膜を形成する段階とを含む。
【選択図】 図３
【解決手段】 半導体基板の上部にトンネル酸化膜及びアンドープされた第１ポリシリコン膜を順次形成する段階と、前記アンドープされた第１ポリシリコン膜の上部に、１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度でドープされた第２ポリシリコン膜を形成する段階と、前記結果物の上部に誘電体膜、第３ポリシリコン膜を順次形成する段階と、前記結果物をパターニングしてフローティングゲート電極パターン、誘電体膜及びコントロールゲート電極パターンを形成する段階と、前記結果物に酸化工程を行って前記フローティングゲート電極パターン及びコントロールゲート電極パターンの側壁に側壁酸化膜を形成する段階とを含む。
【選択図】 図３
Description
本発明は、フラッシュメモリ素子の製造方法に係り、さらに詳しくは、フラッシュメモリ素子のゲート電極形成方法に関する。
通常のフラッシュメモリ素子のゲート電極形成方法において、ゲート電極の表面抵抗Ｒｓ及び動作時に必要な適正濃度が確保されたフローティングゲート電極を形成するためには、４.７Ｅ２０ａｔｏｍｓ／ｃｃ以上のドープされたポリシリコン膜を使用する。
一方、前記の濃度でドープされたポリシリコン膜によって形成されたゲート電極には、前記ゲート電極パターンを形成するために行うエッチング工程に対する損失を補償するための酸化工程によってゲート電極パターンの側壁に側壁酸化膜を形成する。この際、側壁酸化膜は所望の酸化膜より数倍厚く形成される。すなわち、４.７Ｅ２０ａｔｏｍｓ／ｃｃ以上のドープされたポリシリコン膜は、前記側壁酸化膜の形成のための酸化工程時に発生する多量の酸素イオンと反応して酸化膜を形成するので、所望の側壁酸化膜より数倍厚い酸化膜が形成される。
従って、この厚い側壁酸化膜により、フローティングゲート電極の下部に形成されたトンネル酸化膜の場合にはトンネル酸化膜の中心部よりエッジ部側が厚くなり、フローティングゲート電極の上部に形成されるＯＮＯ誘電体膜の酸化膜の場合には隣接した膜質に酸化膜が形成されるスマイリング(smiling)現象が生ずるという問題点がある。
このため、所望しない領域及び所望しない厚さの酸化膜の形成により、ゲート電極のＣＤ(critical dimension)確保が不可能であるという問題点もある。
本発明は、かかる問題点を解決するためのもので、その目的は、ゲート電極側壁に形成される側壁酸化膜の厚さを均一に制御してゲート電極のＣＤ(critical dimension)を確保可能にするフラッシュメモリ素子のゲート電極形成方法を提供することにある。
上記目的を達成するための本発明は、半導体基板の上部にトンネル酸化膜及びアンドープされた第１ポリシリコン膜を順次形成する段階と、前記アンドープされた第１ポリシリコン膜の上部に、１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度でドープされた第２ポリシリコン膜を形成する段階と、前記結果物の上部に誘電体膜、第３ポリシリコン膜を順次形成する段階と、前記結果物をパターニングしてフローティングゲート電極パターン、誘電体膜及びコントロールゲート電極パターンを形成する段階と、前記結果物に酸化工程を行って前記フローティングゲート電極パターン及びコントロールゲート電極パターンの側壁に側壁酸化膜を形成する段階とを含む、フラッシュメモリ素子のゲート電極形成方法を提供する。
前記第１ポリシリコン膜は、Ｓｉソースガスを用いたＬＰ−ＣＶＤ法によって４８０〜５５０℃程度の温度及び０.１〜３ｔｏｒｒ程度の圧力で厚さ２５０〜５００Åのアンドープト薄膜から形成することが好ましい。
前記第２ポリシリコン膜は、ＳｉソースガスとＰソースガスを用いたＬＰ−ＣＶＤ法によって４８０〜５５０℃程度の温度及び０.１〜３ｔｏｒｒ程度の圧力で１２００〜２０００Åの厚さに形成することが好ましい。
前記酸化工程は、８００〜９５０℃程度の温度で、酸化速度の制御が容易なドライ酸化方式によって３０〜５０Åの厚さに側壁酸化膜を形成することが好ましい。
前記第１ポリシリコン膜が形成された結果物に対して素子分離領域を定義するように前記第１ポリシリコン膜、トンネル酸化膜及び半導体基板の所定の深さをパターニングしてトレンチを形成する段階と、前記トレンチ内に酸化膜を埋め込んで素子分離膜を形成する段階とをさらに含むことが好ましい。
本発明によれば、１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する第２ポリシリコン膜を用いて形成することにより、ゲート電極の側壁に形成される側壁酸化膜の厚さを均一に制御してゲート電極のＣＤ(critical dimension)を確保することができるという効果がある。
以下、添付図面を参照して本発明の実施例を詳細に説明する。ところが、これらの実施例は様々な形に変形できるが、本発明の範囲を限定するものではない。これらの実施例は当該技術分野で通常の知識を有する者に本発明をより完全に説明するために提供されるものである。従って、図面における膜の厚さ等はより明確な説明を強調するために誇張されたもので、図面上において同一の符号で表示された要素は同一の要素を意味する。また、ある膜が他の膜又は半導体基板の「上」にある或いは接触していると記載される場合、前記ある膜は前記他の膜又は半導体基板に直接接触して存在することもあり、或いはその間に第３の膜が介在されることもある。
図１及び図２は、本発明の好適な実施例に係るフラッシュメモリ素子のゲート電極形成方法を説明するための断面図である。
図１を参照すると、半導体基板１０上にトンネル酸化膜１２及びフローティングゲート電極用第１ポリシリコン膜１４を順次形成する。一方、半導体基板１０はＰＭＯＳ領域とＮＭＯＳ領域に区分定義されている。また、半導体基板１０にはウェル領域の形成のためのイオン注入及びしきい値電圧調節のためのイオン注入が行われている。
前記トンネル酸化膜１２は、７５０〜８００℃程度の温度でウェット又はドライ酸化方式によって形成した後、８５０〜９００℃の温度範囲内、Ｎ2の気体雰囲気中で２０〜３０分間熱処理して形成することができる。
前記フローティングゲート電極用第１ポリシリコン膜１４は、４８０〜５５０℃程度の温度及び０.１〜３ｔｏｒｒ程度の圧力でＬＰ−ＣＶＤ(low pressure chemical vapor deposition)法によって厚さ２５０〜５００Å程度の低酸化抵抗性のアンドープされた非晶質ポリシリコン膜から形成することが好ましい。
前記第１ポリシリコン膜１４の上部にパッド窒化膜（図示せず）を形成した後、フォトレジストパターン（図示せず）を形成してこれをエッチングマスクとしてパッド窒化膜（図示せず）、第１ポリシリコン膜１４、トンネル酸化膜１２、半導体基板１０をエッチングすることにより、素子分離領域を定義するトレンチ（図示せず）を形成する。前記トレンチ（図示せず）の内部に、ギャップフィリング特性に優れたＨＤＰ(High Density Plasma)酸化膜が充填されるように蒸着した後、前記パッド窒化膜（図示せず）が露出されるまで化学的機械的研磨（chemical mechanical polishing;ＣＭＰ）工程などの平坦化工程を行って素子分離膜（図示せず）を形成する。前記パッド窒化膜（図示せず）をエッチング工程によって除去する。
次に、前記結果物の上部にフローティングゲート電極用第２ポリシリコン膜１６、誘電体膜１８、コントロールゲート電極用第３ポリシリコン膜２０及び金属シリサイド膜２２を順次形成する。
前記フローティングゲート電極用第２ポリシリコン膜１６は、第１ポリシリコン膜と同一の工程で１２００〜２０００Å程度の厚さに形成することができ、１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有するドープトポリシリコン膜で形成することが好ましい。
前記誘電体膜１８は、ＯＮＯ構造、すなわち第１酸化膜、窒化膜及び第２酸化膜が順次積層された構造で形成することが好ましい。この際の第１酸化膜及び第２酸化膜は、７００〜８５０℃程度の温度、０.１〜３ｔｏｒｒ程度の圧力でＬＰ−ＣＶＤ法によって３５〜６０Å程度の厚さに形成することができ、ＳｉＨ2Ｃｌ2（DichloroSilane;ＤＣＳ）とＮ2ＯガスをソースとしたＨＴＯ(high temperature oxide)膜で形成することができる。前記窒化膜は反応気体としてＮＨ3とＳｉＨ2Ｃｌ2ガスを用いて０.１〜３ｔｏｒｒ程度の圧力及び６００〜７５０℃程度の温度でＬＰ−ＣＶＤ法によって５０〜６５Å程度の厚さに形成することができる。次に、前記誘電体膜１８の形成完了後には、誘電体膜１８の特性を向上させ、各膜質間の境界を強化するために７５０〜８００℃程度の温度でウェット酸化方式のスチームアニール(steam anneal)工程を行う。前記スチームアニール工程は、自然酸化膜又は不純物による汚染が発生しないように誘電体膜１８の蒸着後に時間遅延なく行うことが好ましい。
前記コントロールゲート電極用第３ポリシリコン膜２０は、ＳｉＨ4又はＳｉＨ6のようなＳｉソースガスとＰＨ3ガスを用いたＬＰ−ＣＶＤ法によって５００〜５５０℃程度の温度及び０.１〜３ｔｏｒｒ程度の圧力で形成することができる。第３ポリシリコン膜２０は７００〜１５００Å程度の厚さに形成することが好ましく、前記フローティングゲート電極用第２ポリシリコン膜１６と同一のドーピング濃度、すなわち１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する非晶質ポリシリコン膜で形成することができる。
前記金属シリサイド膜２２は、タングステンシリサイド膜で形成し、ＳｉＨ4(monosilane：ＭＳ)又はＳｉＨ2Ｃｌ2(DichloroSilane：ＤＣＳ)とＷＦ6の反応によって約１０００〜１２００Åの厚さに形成し、３００〜５００℃の温度で良好なステップカバレッジを実現しながら、膜質の面抵抗を最小化するように化学量論比２.０〜２.８程度に調節する。
図２を参照すると、前記結果物の所定の領域にハードマスク用窒化膜２４を形成した後、これをエッチングマスクとしてエッチング工程を行ってゲート電極パターンＧ.Ｐを形成する。
次に、前記結果物に酸化工程によって側壁酸化膜２６を形成する。前記酸化工程を行う前に、ＳＣ−１(standard cleaning-1:ＮＨ4ＯＨ／Ｈ2Ｏ2／Ｈ2Ｏが所定の割合で混合された溶液)を用いた前処理洗浄工程を利用する。側壁酸化膜２６は前記ゲート電極パターン（Ｇ.Ｐ）形成のためのエッチング時に側壁に対して発生するエッチング損傷を補償するために形成する。この際、前記側壁酸化膜２６は約７５０〜９５０℃程度の温度で、酸化速度の制御が容易なドライ酸化方式によって３０〜５０Å程度の厚さに形成し、酸素ガスの流量は１〜１０ｓｌｍ程度にすることができる。
一方、高濃度のドーピング濃度を有する第２ポリシリコン膜とアンドープされた第１ポリシリコン膜でフローティングゲート電極を形成する場合、前記工程進行中に加わる熱によって第１及び第２ポリシリコン膜のドーピングプロファイルは変化する。この際、第２ポリシリコン膜のドーピング濃度と第１及び第２ポリシリコン膜の界面のドーピング濃度も変化するが、これらのドーピング濃度間の差が大きければ大きいほど、以後行う酸化膜形成工程時にポリシリコン膜の酸化傾向性が増加し、前記ゲート電極パターンの側壁に形成する側壁酸化膜の厚さ制御が不可能であった。
これについての説明を裏付けるために、 従来の技術の４.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する第２ポリシリコン膜とアンドープト第１ポリシリコン膜が前記工程進行中に加わる熱によって変形されたの第１及び第２ポリシリコン膜のドーピングプロファイルを示すグラフと、本発明の１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ、すなわち１.２Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する前記第２ポリシリコン膜とアンドープト第１ポリシリコン膜が前記工程進行中に加わる熱によって変形された第１及び第２ポリシリコン膜のドーピングプロファイルを示すグラフとが提示されている。
従来の高濃度、すなわち４.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する第２ポリシリコン膜を形成する場合には図３に示したａだけの差を、本発明の低濃度１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する第２ポリシリコン膜を形成する場合には図３に示したｂだけの差をもつので、本発明に係る第２ポリシリコン膜のドーピング濃度と第１及び第２ポリシリコン膜間の界面のドーピング濃度との差よりは、従来の技術によって第２ポリシリコン膜のドーピング濃度と第１及び第２ポリシリコン膜間の界面のドーピング濃度との差がさらに大きいことが分かる。
従って、本発明の第２ポリシリコン膜のドーピング濃度と第１及び第２ポリシリコン膜間の界面のドーピング濃度などが相対的に非常に小さくなり、以後行われる酸化形成工程時にポリシリコン膜の酸化傾向が減少することにより、前記ゲート電極パターンの側壁に形成する側壁酸化膜の厚さ制御が可能になる。
また、本発明の１.０〜１.７Ｅ２０、すなわち１.２Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する第２ポリシリコン膜とアンドープト第１ポリシリコン膜が前記工程進行中に加わる熱によって変形された第１及び第２ポリシリコン膜のドーピングプロファイルを示すグラフと、本発明のドーピング濃度より小さいドーピング濃度、すなわち０.３５及び０.７０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する第２ポリシリコン膜とアンドープト第１ポリシリコン膜が前記工程進行中に加わる熱によって変形された第１及び第２ポリシリコン膜のドーピングプロファイルを示すグラフが図４に示されている。
図４を参照すると、本発明の１.２Ｅａｔｏｍｓ／ｃｃ程度のドーピング程度を有する第２ポリシリコ膜のドーピングプロファイルより、０.３５及び０.７０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する第２ポリシリコン膜のドーピングプロファイルが一定ではなくて、第２ポリシリコン膜のドーピング濃度と第１及び第２ポリシリコン膜間の界面のドーピング濃度との間に大きい差を示すため、以後行われる酸化膜形成工程時にポリシリコン膜の酸化傾向が増加し、ゲートにデプリション(depletion)領域が形成されて、前記ゲート電極パターンの側壁に形成する側壁酸化膜の厚さ制御が不可能であり、トンネル酸化膜の電気的厚さ(Effective thickness)が増加し、しきい値電圧の変化を誘発するので、本発明の１.２Ｅａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する第２ポリシリコン膜が適する。
本発明によれば、１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度を有する第２ポリシリコン膜を用いて形成することにより、ゲート電極の側壁に形成する側壁酸化膜の厚さを均一に制御する。また、側壁酸化膜の厚さ制御によってＯＮＯ誘電体膜の酸化膜及びトンネル酸化膜の厚さを保存し、ＯＮＯ誘電体膜及びトンネル酸化膜のスマイリング現象を抑制することにより、ＯＮＯ誘電体膜の効率的な厚さ増加を防ぐことができるため、フローティングゲート電極のカップリング比マージン(coupling ratio margin)を確保し易く、フローティングゲート電極の素子分離を補強すると同時にセル動作特性を向上させることができる。
したがって、側壁酸化膜の厚さを均一に制御することにより、ゲート電極のＣＤを確保することができる。
本発明は、具体的な実施例についてのみ詳細に説明したが、本発明の技術的思想の範囲内で変形又は変更することが可能なのは本発明の属する分野の当業者には明らかなことであり、このような変形又は変更は本発明の特許請求の範囲に属するものと理解すべきである。
１０ 半導体基板
１２ トンネル酸化膜
１４ 第１ポリシリコン膜
１６ 第２ポリシリコンまく
１８ 誘電体幕
２０ 第３ポリシリコン膜
２２ 金属シリサイド膜
２４ マスク用窒化膜
２６ 側壁酸化膜
１２ トンネル酸化膜
１４ 第１ポリシリコン膜
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２０ 第３ポリシリコン膜
２２ 金属シリサイド膜
２４ マスク用窒化膜
２６ 側壁酸化膜
Claims (5)
- 半導体基板の上部にトンネル酸化膜及びアンドープされた第１ポリシリコン膜を順次形成する段階と、
前記アンドープされた第１ポリシリコン膜の上部に、１.０〜１.７Ｅ２０ａｔｏｍｓ／ｃｃ程度のドーピング濃度でドープされた第２ポリシリコン膜を形成する段階と、
前記結果物の上部に誘電体膜、第３ポリシリコン膜を順次形成する段階と、
前記結果物をパターニングしてフローティングゲート電極パターン、誘電体膜及びコントロールゲート電極パターンを形成する段階と、
前記結果物に酸化工程を行って前記フローティングゲート電極パターン及びコントロールゲート電極パターンの側壁に側壁酸化膜を形成する段階とを含むフラッシュメモリ素子のゲート電極形成方法。 - 前記第１ポリシリコン膜は、Ｓｉソースガスを用いたＬＰ−ＣＶＤ法によって４８０〜５５０℃程度の温度及び０.１〜３ｔｏｒｒ程度の圧力で２５０〜５００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子のゲート電極形成方法。
- 前記第２ポリシリコン膜は、ＳｉソースガスとＰソースガスを用いたＬＰ−ＣＶＤ法によって４８０〜５５０℃程度の温度及び０.１〜３ｔｏｒｒ程度の圧力で１２００〜２０００Åの厚さに形成することを特徴とする請求項１記載のフラッシュメモリ素子のゲート電極形成方法。
- 前記酸化工程は、７５０〜９５０℃程度の温度で、酸化速度の制御が容易なドライ酸化方式によって３０〜５０Åの厚さに側壁酸化膜を形成することを特徴とする請求項１記載のフラッシュメモリ素子のゲート電極形成方法。
- 前記第２ポリシリコン膜を形成する段階以前に、
前記第１ポリシリコン膜が形成された結果物に対して素子分離領域を定義するように前記第１ポリシリコン膜、トンネル酸化膜及び半導体基板の所定の深さをパターニングしてトレンチを形成する段階と、
前記トレンチ内に酸化膜を埋め込んで素子分離膜を形成する段階とをさらに含むことを特徴とする請求項１記載のフラッシュメモリ素子のゲート電極形成方法。
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