KR20050025692A - 플래쉬 메모리 소자의 게이트전극 형성방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자의 게이트전극 형성방법에 관한 것으로, 본 발명의 사상은 반도체 기판 상부에 터널 산화막 및 언도프드된(undoped) 제1 폴리 실리콘막을 형성하는 단계, 상기 언도프드된 제1 폴리 실리콘막 상부에 1.0~ 1.7E20atoms/cc 정도의 도핑 농도로 도프드된(doped) 제2 폴리 실리콘막을 형성하는 단계, 상기 결과물 상부에 유전체막, 제3 폴리 실리콘막을 형성하는 단계, 상기 결과물을 패터닝하여 플로팅 게이트전극 패턴, 유전체막 및 콘트롤 게이트전극 패턴을 형성하는 단계 및 상기 결과물에 산화공정을 수행하여 상기 플로팅 게이트전극 패턴 및 콘트롤 게이트전극 패턴 측벽에 측벽 산화막을 형성하는 단계를 포함한다. 따라서 1.0~ 1.7E20atoms/cc 정도의 도핑농도를 가지는 제2 폴리실리콘막을 사용하여 형성함으로써, 게이트 전극 측벽에 형성되는 측벽 산화막의 두께를 균일하게 제어하여 게이트 전극의 CD(critical dimension)를 확보할 수 있는 효과가 있다.
Description
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 더욱 상세하게는 플래쉬 메모리 소자의 게이트 전극 형성방법에 관한 것이다.
일반적인 플래쉬 메모리소자의 게이트 전극 형성방법에 있어서, 게이트전극의 표면저항(Rs) 및 동작시 필요한 적정농도가 확보된 플로팅 게이트 전극을 형성하기 위해서는 4.7E20atoms/cc 이상의 도프드된(doped) 폴리 실리콘막을 사용한다.
한편 상기 농도로 도핑된 폴리 실리콘막으로 형성된 게이트 전극에는, 상기 게이트 전극 패턴을 형성하기 위해 수행하는 식각공정에 대한 손실을 보상하기 위한 산화공정을 수행하여 게이트 전극 패턴의 측벽에 측벽 산화막을 형성하게 되는 데, 이때 형성되는 측벽 산화막은 원하는 산화막의 두께보다 수배 가량의 두꺼운 산화막이 형성된다. 즉, 4.7E 20atoms/cc 이상의 도프드된 폴리 실리콘막은 상기 측벽 산화막 형성을 위한 산화 공정시 발생하는 다량의 산소 이온과 반응하여 산화막을 형성하므로 원하는 측벽 산화막의 두께보다 수배 가량의 두꺼운 산화막이 형성되게 된다.
따라서 이 두꺼운 측벽 산화막으로 인해, 플로팅 게이트 전극 하부에 형성된 터널 산화막의 경우 터널 산화막의 중심부보다 에지부 쪽이 두껍게 형성되게 되고, 플로팅 게이트 전극 상부에 형성되는 ONO유전체막의 산화막에는 인접한 막질들에 산화막이 형성되는 스마일링(smiling)현상이 발생하는 문제점이 있다.
따라서 원하지 않은 영역 및 원하지 않는 두께의 산화막 형성으로 인해, 게이트 전극의 CD(critical dimension)확보가 불가능한 문제점이 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 게이트 전극 측벽에 형성되는 측벽 산화막의 두께를 균일하게 제어하여 게이트 전극의 CD(critical dimension)를 확보할 수 있도록 하는 플래쉬 메모리 소자의 게이트전극 형성방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체 기판 상부에 터널 산화막 및 언도프드된(undoped) 제1 폴리 실리콘막을 순차적으로 형성하는 단계, 상기 언도프드된 제1 폴리 실리콘막 상부에 1.0~ 1.7E20atoms/cc 정도의 도핑 농도로 도프드된(doped) 제2 폴리 실리콘막을 형성하는 단계, 상기 결과물 상부에 유전체막, 제3 폴리 실리콘막을 순차적으로 형성하는 단계, 상기 결과물을 패터닝하여 플로팅 게이트전극 패턴, 유전체막 및 콘트롤 게이트전극 패턴을 형성하는 단계 및 상기 결과물에 산화공정을 수행하여 상기 플로팅 게이트전극 패턴 및 콘트롤 게이트전극 패턴 측벽에 측벽 산화막을 형성하는 단계를 포함한다.
상기 제1 폴리 실리콘막은 Si 소스 가스를 이용한 LP- CVD법을 통해 480~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 250~ 500 Å정도의 두께로 언도프드 박막으로 형성하는 것이 바람직하다.
상기 제2 폴리실리콘막은 Si 소스 가스와 P 소스 가스를 이용한 LP- CVD법을 통해 480~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 1200~ 2000Å 정도의 두께로 형성하는 것이 바람직하다.
상기 산화공정은 800~ 950℃ 정도의 온도에서, 산화속도 제어가 용이한 건식산화방식에 의해 30~ 50Å 정도의 두께로 측벽 산화막을 형성하는 것이 바람직하다.
상기 제1 폴리실리콘막이 형성된 결과물에 대하여 소자분리영역을 정의하도록 상기 제1 폴리실리콘막, 터널 산화막 및 반도체기판의 소정깊이를 패터닝하여 트렌치를 형성하는 단계, 상기 트랜치 내에 산화막을 매립하여 소자분리막을 형성하는 단계를 더 포함하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 및 도 2는 본 발명의 바람직한 실시 예에 따른 플래쉬 메모리 소자의 게이트 전극 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체 기판(10) 상에 터널 산화막(12) 및 플로팅 게이트 전극용 제1 폴리 실리콘막(14)을 순차적으로 형성한다. 한편, 반도체 기판(10)은 PMOS영역 및 NMOS영역으로 구분정의 되어있고, 또한, 반도체 기판(10)에는 웰 영역 형성을 위한 이온 주입 및 문턱전압 조절을 위한 이온 주입이 실시되어 있다.
상기 터널 산화막(12)은 750~ 800℃ 정도의 온도에서 습식 또는 건식산화방식으로 형성하고 이후 850~900℃ 온도 범위내에서 N2의 기체분위기로 20~ 30분 동안 열처리하여 형성할 수 있다.
상기 플로팅게이트전극용 제1 폴리 실리콘막(14)은 480~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 저압화학기상증착(low pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법으로 250~ 500Å정도의 두께로 형성할 수 있고, 산화 저항성이 낮은 언도프드된 비정질 폴리 실리콘막으로 형성하는 것이 바람직하다.
상기 제1 폴리 실리콘막(14) 상부에 패드 질화막(미도시)을 형성한 후 포토레지스트 패턴(미도시)을 형성하여 이를 식각마스크로 패드 질화막(미도시), 제1 폴리 실리콘막(14), 터널 산화막(12), 반도체 기판(10)을 식각하여 소자분리영역을 정의하는 트렌치(미도시)를 형성한다. 상기 트렌치(미도시) 내부에 갭필(gap fill)특성이 우수한 HDP(High Density plasma) 산화막이 채워지도록 증착한 후 상기 패드 질화막(미도시)이 노출될 때까지 화학적 기계적 연마(chemical mechanical polishing: CMP)공정 등의 평탄화 공정을 수행하여 소자 분리막(미도시)을 형성한다. 상기 패드 질화막(미도시)을 식각공정을 통해 제거한다.
이어서 상기 결과물 상부에 플로팅 게이트 전극용 제2 폴리실리콘막(16) 및 유전체막(18), 콘트롤 게이트 전극용 제3 폴리 실리콘막(20) 및 금속 실리사이드막(22)을 순차적으로 형성한다.
상기 플로팅게이트전극용 제2 폴리 실리콘막(16)은 제1 폴리 실리콘막과 동일한 공정으로 1200~2000 Å정도의 두께로 형성할 수 있고, 1.0~ 1.7E20atoms/cc 정도의 도핑농도를 가진 도프드 폴리 실리콘막으로 형성하는 것이 바람직하다.
상기 유전체막(18)은 ONO 구조 즉, 제1 산화막, 질화막 및 제2 산화막이 순차적으로 적층된 구조로 형성하는 것이 바람직하다. 이 때의 제1 산화막 및 제2 산화막은 700~ 850℃ 정도의 온도, 0.1~ 3torr 정도의 압력에서 LP- CVD법으로 35~ 60Å 정도의 두께로 형성할 수 있고, SiH2Cl2(DichloroSilane; DCS)와 N2O가스를 소스로 한 HTO(high temperature oxide)막으로 형성할 수 있다. 상기 질화막은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 0.1~ 3torr 정도의 압력 및 600~ 750℃ 정도의 온도에서 LP- CVD법으로 50~ 65Å 정도의 두께로 형성할 수 있다. 이어서, 상기 유전체막(18)의 형성 완료 후에는 유전체막(18)의 특성을 향상시키고, 각 막질들 간의 경계를 강화하기 위해 750~ 800℃ 정도의 온도에서 습식산화방식의 스팀어닐(Steam anneal) 공정을 진행한다. 상기 스팀어닐 공정은 자연산화막 또는 불순물에 의한 오염이 발생되지 않도록 유전체막(18)의 증착 후에 시간 지연없이 수행하는 것이 바람직하다.
상기 콘트롤 게이트 전극용 제3 폴리 실리콘막(20)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3가스를 이용한 LP- CVD법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 형성할 수 있다. 제3 폴리 실리콘막(20)은 700~ 1500Å 정도의 두께로 형성하는 것이 바람직하고, 상기 플로팅 게이트 전극용 제2 폴리 실리콘막(16)과 동일한 도핑농도 즉, 1.0~ 1.7E20atoms/cc 정도의 도핑농도를 가진 비정질 폴리 실리콘막으로 형성할 수 있다.
상기 금속 실리사이드막(22)은 텅스텐 실리사이드막으로 형성하고, SiH4(monosilane : MS) 또는 SiH2Cl2(DichloroSilane: DCS)와 WF6
의 반응에 의해 1000~ 1200Å정도의 두께로 형성하고, 300 내지 500℃의 온도에서 양호한 스텝 커버리지(step coverage)를 구현하면서 막질의 면저항을 최소화하도록 화학양론적비 2.0 내지 2.8 정도로 조절한다.
도 2를 참조하면, 상기 결과물의 소정영역에 하드 마스크용 질화막(24)을 형성한 후 이를 식각마스크로 식각공정을 수행하여 게이트 전극 패턴(G.P)을 형성한다.
이어서 상기 결과물에 산화공정을 통해 측벽 산화막(26)을 형성한다. 상기 산화공정을 수행하기 이전에 SC- 1(standard cleaning- 1: NH4OH/H2O2/H
2O가 소정 비율로 혼합된 용액)을 이용한 전처리 세정공정을 이용한다. 측벽 산화막(26)은 상기 게이트 전극 패턴(G.P) 형성을 위한 식각시 측벽에 대해 발생하는 식각 손상을 보상하기 위해 형성한다. 이때, 상기 측벽 산화막(18)은 약 750~ 950℃ 정도의 온도에서, 산화속도 제어가 용이한 건식산화방식에 의해 30~ 50Å 정도의 두께로 형성하고, 산소가스의 유량은 1~ 10 slm 정도가 되도록 진행할 수 있다.
한편, 고농도의 도핑농도를 가진 제2 폴리실리콘막과 언도프드된 제1 폴리실리콘막으로 플로팅 게이트전극을 형성할 경우, 상기 공정 진행 중 가해지는 열로 인해 제1 및 제2 폴리실리콘막의 도핑 프로파일은 변하게 된다. 이때, 제2 폴리실리콘막의 도핑농도와 제1 및 제2 폴리실리콘막의 계면 도핑농도 또한 변하게 되는 데, 이들 도핑농도간의 차이가 크면 클수록 이후 수행하는 산화막 형성 공정시 폴리실리콘막의 산화경향성이 증가되어, 상기 게이트전극 패턴 측벽에 형성하는 측벽산화막의 두께 제어가 불가능하였다.
이에 대한 설명을 뒷받침하기 위해, 종래 기술의 4.7E20atoms/cc 정도의 도핑농도를 가진 제2 폴리 실리콘막과 언도프드 제1 폴리실리콘막이 상기 공정 진행중 가해지는 열 공정후 변형된 제1 및 제2 폴리실리콘막의 도핑프로파일을 도시한 그래프와 본 발명의 1.0~ 1.7E20atoms/cc 즉, 1.2E20atoms/cc 정도의 도핑농도를 가진 제2 폴리 실리콘막과 언도프드 제1 폴리실리콘막이 상기 공정 진행중 가해지는 열 공정후 형성된 제1 및 제2 폴리실리콘막의 도핑프로파일을 도시한 그래프가 도시되어 있다.
종래에는 고농도 즉, 4.7E20atoms/cc 정도의 도핑농도를 가진 제2 폴리 실리콘막을 형성할 경우, 도 3에 도시된 a 만큼의 차이를 가지고, 본 발명의 저농도 1.0~ 1.7E20atoms/cc 정도의 도핑농도를 가진 제2 폴리실리콘막을 형성할 경우 도 3에 도시된 b 만큼의 차이를 가지므로, 본 발명에 따른 제2 폴리실리콘막의 도핑농도와 제1 및 제2 폴리실리콘막간의 계면 도핑농도와의 차이보다는, 종래 기술에 따른 제2 폴리실리콘막의 도핑농도와 제1 및 제2 폴리실리콘막간의 계면 도핑농도와의 차이가 더 큰 것을 알 수 있다.
따라서 본 발명의 제2 폴리실리콘막의 도핑농도와 제1 및 제2 폴리실리콘막간의 계면 도핑농도등이 상대적으로 매우 작아져서 이후 수행될 산화막 형성 공정시 폴리실리콘막의 산화경향이 감소되어, 상기 게이트전극 패턴 측벽에 형성하는 측벽 산화막의 두께 제어가 가능하게 된다.
또한, 본 발명의 1.0~ 1.7E20 즉, 1.2E20atoms/cc 정도의 도핑농도를 가진 제2 폴리 실리콘막과 언도프드 제1 폴리실리콘막이 상기 공정 진행중 가해지는 열 공정후 변형된 제1 및 제2 폴리실리콘막의 도핑프로파일을 도시한 그래프와 본 발명의 도핑농도보다 적은 도핑농도 즉, 0.35 및 0.70 atoms/cc 정도의 도핑농도를 가진 제2 폴리 실리콘막과 언도프드 제1 폴리실리콘막이 상기 공정 진행중 가해지는 열 공정후 변형된 제1 및 제2 폴리실리콘막의 도핑프로파일을 도시한 그래프가 도 4에 도시되어 있다.
도 4를 참조하면, 본 발명의 1.2Eatoms/cc 정도의 도핑농도를 가진 제2 폴리 실리콘막의 도핑 프로파일보다 0.35 및 0.70 atoms/cc 정도의 도핑농도를 가진 제2 폴리 실리콘막의 도핑 프로파일이 일정하지 않아, 제2 폴리실리콘막의 도핑농도와 제1 및 제2 폴리실리콘막의 계면 도핑농도가 큰 차이를 나타내기 때문에, 이후 수행될 산화막 형성 공정시 폴리실리콘막의 산화경향이 증가되고 게이트에 디플리션(DEPLETION) 영역이 형성되어, 상기 게이트전극 패턴 측벽에 형성하는 측벽 산화막의 두께 제어가 불가능하고 터널 산화막의 전기적 두께(Effective thickness)가 증가하고 문턱전압 변화를 유발하게 되므로, 본 발명의 1.2Eatoms/cc 정도의 도핑농도를 가진 제2 폴리 실리콘막이 적합하다.
본 발명에 의하면, 1.0~ 1.7E20atoms/cc 정도의 도핑농도를 가지는 제2 폴리실리콘막을 사용하여 형성함으로써, 게이트 전극 측벽에 형성되는 측벽 산화막의 두께를 균일하게 제어한다. 또한, 측벽산화막의 두께 제어로 인해 ONO 유전체막의 산화막 및 터널 산화막의 두께를 보존하게 되어 ONO 유전체막 및 터널 산화막의 스마일링 현상을 억제하게 됨으로써, ONO유전체막의 효율적인 두께 증가를 막을 수 있어 플로팅 게이트전극의 커플링 비 마진(coupling ratio margin)을 확보하기 쉽고, 플로팅게이트전극의 소자분리를 보강하면서 동시에 셀 동작 특성을 향상시킬 수 있게 된다.
따라서 측벽 산화막의 두께를 균일하게 제어함으로써, 게이트 전극의 CD를 확보할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 1.0~ 1.7E20atoms/cc 정도의 도핑농도를 가지는 제2 폴리실리콘막을 사용하여 형성함으로써, 게이트 전극 측벽에 형성되는 측벽 산화막의 두께를 균일하게 제어하여 게이트 전극의 CD(critical dimension)를 확보할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 및 도 2는 본 발명의 바람직한 실시 예에 따른 플래쉬 메모리 소자의 게이트전극 형성방법을 설명하기 위한 단면도들이다.
도 3은 종래 기술에 따른 도핑농도를 가진 제2 폴리 실리콘막과 제1 폴리 실리콘막의 도핑프로파일을 도시한 그래프와 본 발명에 따른 도핑농도를 가진 제2 폴리 실리콘막과 제1 폴리 실리콘막의 도핑 프로파일을 도시한 그래프이다.
도 4는 본 발명에 따른 도핑농도를 가진 제2 폴리 실리콘막과 제1 폴리 실리콘막의 도핑 프로파일을 도시한 그래프와 이보다 작은 도핑농도를 가진 제2 폴리실리콘막과 제1 폴리실리콘막의 도핑프로파일을 도시한 그래프이다.
Claims (5)
- 반도체 기판 상부에 터널 산화막 및 언도프드된(undoped) 제1 폴리 실리콘막을 순차적으로 형성하는 단계;상기 언도프드된 제1 폴리 실리콘막 상부에 1.0~ 1.7E20atoms/cc 정도의 도핑 농도로 도프드된(doped) 제2 폴리 실리콘막을 형성하는 단계;상기 결과물 상부에 유전체막, 제3 폴리 실리콘막을 순차적으로 형성하는 단계;상기 결과물을 패터닝하여 플로팅 게이트전극 패턴, 유전체막 및 콘트롤 게이트전극 패턴을 형성하는 단계; 및상기 결과물에 산화공정을 수행하여 상기 플로팅 게이트전극 패턴 및 콘트롤 게이트전극 패턴 측벽에 측벽 산화막을 형성하는 단계를 포함하는 플래쉬 메모리소자의 게이트전극 형성방법.
- 제1 항에 있어서, 상기 제1 폴리 실리콘막은Si 소스 가스를 이용한 LP- CVD법을 통해 480~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 250~ 500 Å정도의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트전극 형성방법.
- 제1 항에 있어서, 상기 제2 폴리실리콘막은Si 소스 가스와 P 소스 가스를 이용한 LP- CVD법을 통해 480~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력에서 1200~ 2000Å 정도의 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트전극 형성방법.
- 제1 항에 있어서, 상기 산화공정은750~ 950℃ 정도의 온도에서, 산화속도 제어가 용이한 건식산화방식에 의해 30~ 50Å의 두께로 측벽산화막을 형성하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트전극 형성방법.
- 제1 항에 있어서, 상기 제2 폴리실리콘막을 형성하는 단계 이전에,상기 제1 폴리실리콘막이 형성된 결과물에 대하여 소자분리영역을 정의하도록 상기 제1 폴리실리콘막, 터널 산화막 및 반도체기판의 소정깊이를 패터닝하여 트렌치를 형성하는 단계; 및상기 트랜치 내에 산화막을 매립하여 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 플래쉬 메모리소자의 게이트 전극 형성방법.
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