KR100494344B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로, 본 발명의 사상은 반도체기판에 터널산화막, 플로팅게이트전극, 유전체막 및 콘트롤게이트전극을 순차적으로 형성하는 단계; 상기 형성된 콘트롤게이트전극을 이온주입용 마스크로 제1 이온주입공정을 수행한 후, 상기 제1 이온주입공정시 주입되는 이온보다 매스가 작은 이온을 주입하는 제2 이온주입공정을 수행하여 소스/드레인영역을 형성하는 단계 및 상기 결과물 전면에 어닐공정을 수행하는 단계를 포함한다. 따라서 매스가 큰 이온 및 작은 이온이 혼합된 후 어닐공정을 수행함으로써, TED 현상을 억제하면서 동시에 소스/드레인영역에 주입된 이온의 활성비가 증가하게 되고, 또한 매스가 큰 이온의 주입 후 매스가 작은 이온의 주입 및 어닐공정 각각의 수행으로, 상기 소스/드레인영역 형성을 위한 이온주입공정시 발생하는 반도체기판의 손상을 방지할 수 있게 된다.
Description
본 발명은 반도체소자의 제조방법에 관한 것으로, 더욱 상세하게는 반도체소자의 소스/드레인영역 형성방법에 관한 것이다.
반도체소자의 형성에 있어서 고온열처리를 통한 공정이 증가하고 있는 데, 상기 고온열처리 공정을 수행하는 동안 반도체기판을 포함한 소자형성을 위한 영역에 주입된 이온은 원하지 않는 확산을 하게 되고, 이는 소자의 특성을 저하시킨다.
특히 반도체 소자의 소스/드레인영역을 형성하는 공정시에 주로 상기와 같은 이온의 원하지 않는 확산 즉, TED(Transient Enhanced Diffusion)현상이 빈번하게 발생하게 하는 데, 이를 방지하기 위해 매스(mass)가 큰 이온을 주입하여 소스/드레인 영역을 형성하게 되었다.
그러나 매스가 큰 이온으로 이온주입공정을 수행하면, 고에너지의 공정조건에서 수행되는 상기 이온주입공정을 통해 발생하는 반도체기판의 손상을 유발시키고, 상기 소스/드레인영역에 주입된 이온의 활성비(activation ratio: 반도체기판을 구성하는 실리콘원자와 주입된 이온과의 결합정도)를 저하시켰다.
따라서 소스/드레인영역 형성을 위한 이온주입 공정시 소스/드레인영역에 주입된 이온의 활성비를 최대한으로 유지하고 반도체기판의 손상을 저하시킬 수 있도록 하면서 동시에, 소스/드레인영역에 형성된 이온의 확산을 방지할 수 있도록 하는 기술개발이 요구되고 있다.
상술한 문제점을 해결하기 위한 본 발명의 목적은 소스/드레인영역 형성을 위한 이온주입공정시 소스/드레인영역에 주입된 이온의 활성비를 최대한으로 유지하고 반도체기판의 손상을 저하시킬 수 있도록 하면서 동시에, 소스/드레인영역에 형성된 이온의 확산을 방지할 수 있도록 하는 반도체소자의 제조방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명의 사상은 반도체기판에 터널산화막, 플로팅게이트전극, 유전체막 및 콘트롤게이트전극을 순차적으로 형성하는 단계; 상기 형성된 콘트롤게이트전극을 이온주입용 마스크로 제1 이온주입공정을 수행한 후, 상기 제1 이온주입공정시 주입되는 이온보다 매스가 작은 이온을 주입하는 제2 이온주입공정을 수행하여 소스/드레인영역을 형성하는 단계 및 상기 결과물 전면에 어닐공정을 수행하는 단계를 포함한다.
상기 플로팅게이트전극 및 콘트롤게이트전극 형성 후, 상기 게이트전극들의 형성공정 중 잔존한 막질들을 세정하기 위한 세정공정을 수행하는 단계가 더 포함되는 것이 바람직하다.
상기 제1 이온주입공정시 주입되는 이온은 비소(As)이고, 상기 제2 이온주입공정시 주입되는 이온은 상기 비소보다 매스가 작은 인(P)이온을 주입하는 것이 바람직하다.
상기 어닐공정은 N2 분위기에서 램프업(ramp-up)되는 비가 200~ 250℃/sec 정도이고, 1000℃ 정도의 온도에서 공정이 진행되는 플래시 어닐링(flash annealing)공정을 이용하여 RTA(Rapid thermal anneal)방식으로 진행하는 것이 바람직하다.
이하, 첨부 도면을 참조하여 본 발명의 실시 예를 상세히 설명한다. 그러나 본 발명의 실시 예들은 여러 가지 다른 형태로 변형될 수 있지만 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해 제공되어지는 것이다. 따라서 도면에서의 막의 두께 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한 어떤 막이 다른 막 또는 반도체 기판의 '상'에 있다 또는 접촉하고 있다 라고 기재되는 경우에, 상기 어떤 막은 상기 다른 막 또는 반도체기판에 직접 접촉하여 존재할 수 있고, 또는 그 사이에 제 3의 막이 개재되어질 수도 있다.
도 1 내지 도 3은 본 발명의 바람직한 일실시예에 따른 반도체소자의 소스/드레인영역 형성방법을 설명하기 위한 단면도들이다.
도 1을 참조하면, 반도체기판(10)의 소정영역에 사진식각공정을 이용하여 PMOS 및 NMOS영역 각각에 웰을 형성하기 위한 웰 형성 이온주입공정과 문턱전압 조절용 이온주입공정을 각각 수행하여, 각 영역에 웰영역(미도시) 및 문턱전압 조절용 이온이 주입된 영역(미도시)을 각각 형성한다.
상기 반도체 기판(10)은 PMOS영역 즉, P형 트랜지스터가 형성되는 영역 및 NMOS영역 즉, N형 트랜지스터가 형성되는 영역으로 구분 정의되어 있는 데, 본 발명의 바람직한 일실시예에서는 NMOS영역의 웰영역 및 문턱전압 조절용 이온이 주입된 영역을 형성하는 공정에 대해 설명하고자 한다. 따라서 도 1에는 NMOS영역에 형성된 웰영역(12)과 문턱전압 조절용 이온이 주입된 영역(14)이 도시되어 있다. NMOS영역의 웰영역 형성공정은 상기 200~ 1000KeV 정도의 에너지에서 1E11~ 1E14 ion/㎠ 정도의 도즈로 보론(B)이온을 사용할 수 있다. NMOS 영역의 문턱전압조절용 이온으로는 보론이온을 주입하고, 상기 문턱전압 조절용 이온이 주입된 영역은 상기 5~ 100KeV 정도의 에너지에서 1E12~ 1E14 ion/㎠ 정도의 도즈로 형성할 수 있다.
도 2를 참조하면, 상기 결과물이 형성된 반도체기판(10) 상부 전면에 터널 산화막(16), 플로팅 게이트전극용 제1 폴리실리콘막(18), 유전체막(20), 콘트롤 게이트전극용 제2 폴리실리콘막(22), 텅스텐 실리사이드막(24) 및 하드마스크(미도시)를 순차적으로 형성한다.
상기 터널산화막(16)은 750~ 800℃ 정도의 온도범위내에서 습식산화를 진행한 후 약 900~ 910℃ 정도의 온도범위와 N2의 기체분위기에서 약 20~ 30분 동안 열처리하여 형성할 수 있다.
상기 플로팅 게이트전극용 제1 폴리실리콘막(18)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3 가스를 이용한 저압화학기상증착(pressure chemical vapor deposition: 이하는 'LP- CVD'이라 칭함)법을 통해 500~ 550℃ 정도의 온도 및 약 0.1~ 3torr 정도의 압력에서 70~ 150Å 정도의 두께로 형성한다.
상기 유전체막(20)은 ONO 구조 즉, 제1 산화막, 질화막 및 제2 산화막이 순차적으로 적층된 구조로 형성하는 것이 바람직하다. 이 때의 제1 산화막 및 제2 산화막은 600~ 700℃ 정도의 온도분위기에서 공정을 수행하는 챔버로 로딩하여 1~ 3 torr 정도의 압력 및 810~ 850℃ 정도의 온도에서 LP- CVD법으로 35~ 60Å 정도의 두께로 형성하고, SiH2Cl2(DichloroSilane; DCS)를 소스로 한 HTO(high temperature oxide)막 또는 N2O가스를 소스로 한 HTO막 중 어느 하나로 형성할 수 있다. 상기 질화막은 반응기체로서 NH3와 SiH2Cl2가스를 이용하여 1~ 3torr 정도의 압력 및 650~ 800℃ 정도의 온도에서 LP- CVD법으로 50~ 65Å 정도의 두께로 형성한다. 이어서, 상기 유전체막(18)의 형성 완료후에는 유전체막(20)의 특성을 향상시키고, 각 막질들 간의 경계를 강화하기 위해 750~ 800℃ 정도의 온도범위에서 습식산화방식의 스팀어닐(Steam anneal)공정을 진행한다. 상기 스팀어닐공정은 자연산화막 또는 불순물에 의한 오염이 발생되지 않도록 유전체막(20)의 증착 후에 시간지연없이 150~ 300Å 정도의 두께로 산화막을 형성하도록 수행한다.
상기 콘트롤 게이트전극용 제3 폴리실리콘막(22)은 SiH4 또는 SiH6와 같은 Si 소스 가스와 PH3가스를 이용한 LP- CVD법을 통해 500~ 550℃ 정도의 온도 및 0.1~ 3torr 정도의 압력조건에서 70~ 150Å 정도의 두께로 형성한다.
상기 텅스텐 실리사이드막(24)은 비결정질 상태의 텅스텐 실리사이드막으로써, SiH4(monosilane : MS) 또는 SiH2Cl2(DichloroSilane: DCS)와 WF6
의 반응에 의해 1000~ 1200Å 정도의 두께로 형성하고, 300~ 500℃ 정도의 온도에서 양호한 스텝 커버리지(step coverage)를 구현하면서 막질의 면저항을 최소화하도록 화학양론적비 2.0 내지 2.8 정도로 조절한다.
상기 하드마스크(미도시)를 식각마스크로 식각공정을 수행하여 플래시 메모리소자의 게이트전극 프로파일(G.P)을 형성한다.
이때 수행하는 식각공정으로 인해 반도체기판(10)에 이후 형성될 소스/드레인영역에 가해지는 손상을 보상하고 상기 이온주입된 영역의 이온들에 대한 채널링이 방해받지 않도록 해야 한다. 따라서 상기 결과물 상부에 잔존된 막질을 세정공정을 통해 제거하도록 해야 한다. 이때 상기 수행하는 세정공정은 H2SO4와 H2
O2가 소정비율로 혼합된 세정용액, NH4OH, H2O2 및 H2O가 소정비율로 혼합된 세정용액, HF와 H2O가 소정비율로 혼합된 세정용액 또는 NH4F와 HF가 소정 비율로 혼합된 세정용액 중 본 공정에 적합한 세정용액을 선택하여 수행할 수 있다.
도 3을 참조하면, 상기 세정공정이 완료된 반도체기판(10)에 이온주입공정을 수행하여 소스/드레인영역(26)을 형성한다. 상기 소스/드레인영역(26)은 매스(mass)가 서로 상이한 두 이온을 각각 주입하여 형성한다. 우선, 상기 형성된 게이트전극프로파일(G.P)을 이온주입용 마스크로 상기 반도체기판(10)에 비소(As)를 주입하여 제1 소스/드레인영역을 형성하고, 이 제1 소스/드레인영역에 상기 게이트전극프로파일(G.P)을 이온주입용 마스크로 인(P)을 주입하여 제2 소스/드레인영역을 형성함으로써, 소스/드레인영역(26)을 형성한다. 이때, 비소이온은 매스가 큰 이온(사이즈가 75)이고, 인이온은 매스가 작은 이온(사이즈가 31)으로써, 이들이 동일한 영역에 주입 혼합됨으로써 소스/드레인영역(26)을 형성한다. 이때, 상기 제2 소스/드레인영역을 형성하기 위한 매스가 작은 이온의 주입과 제1 소스/드레인영역을 형성하기 위한 매스가 큰 이온의 주입은 매스가 큰 이온의 주입만으로 발생되는 반도체기판의 손상을 덜 받게 할 수 있다. 따라서 매스가 큰 이온 및 매스가 작은 이온에 의해 수행되는 이온주입공정은 반도체기판의 손상을 다소 줄일 수 있게 된다. 이때, 상기 제1 및 제2 이온주입공정은 10~ 25 Kev의 에너지대역에서 1E14~ 1E16ion/㎠의 도즈로 수행할 수 있다.
또한, 제2 소스/드레인영역의 형성을 위한 이온주입시 상기 형성된 제1 소스/드레인영역보다 제2 소스/드레인영역이 더 깊게 형성되도록 수행해야 한다.
또한, 상기 제1 및 제2 소스 드레인영역을 형성하기 위한 이온주입공정시 이온의 입사방향은 반도체기판(10)에 대해 수직 즉, 0°틸트되도록 하는 데, 이는 소스/드레인영역의 플래너(planer)채널링을 극대화하기 위함이다.
이어서 상기 결과물 상에 층간절연막(미도시)을 형성하고 상기 소스/드레인영역과 이후 형성될 막질과의 접촉을 수행할 콘택이 형성되는, 상기 소스/드레인영역에 이온주입공정을 수행하여 플러그 졍션영역(미도시)을 형성한다. 이는 상기 소스/드레인영역의 졍션 공핍층의 깊이를 확보하기 위해 수행한다.
이어서 상기 소스/드레인영역(26)의 형성이 완료되면 상기 결과물에 어닐공정을 수행한다. 이때 수행하는 어닐공정은 플래시 어닐링(flash annealing:스파이크 어닐링(spike annealing)보다 더욱 빠른 램프업(ramp-up)을 이용하는 공정)을 이용하여 RTA(Rapid thermal anneal)방식으로 진행한다. 이때 RTA 방식은 N2 분위기에서 램프업되는 비가 200~ 250℃/sec이고, 공정진행시에는 1000℃정도의 온도가 되도록 한다.
따라서 상기 소스/드레인영역(26)에 어닐공정을 수행함으로써, 상기 소스/드레인영역(26)의 농도가 증가하게 되어 주입된 이온의 확산속도를 감소시킴으로써 이후 수행할 산화공정과 같은 고온열처리공정으로 인해 발생되는 TED현상을 방지할 수 있다. 또한 매스가 큰 이온과 작은 이온이 한 영역에 주입되어 있기 때문에 매스가 큰 이온만이 주입된 종래의 소스/드레인영역보다 이온의 활성비가 증가하게 된다.
또한 상기 어닐공정의 수행으로 상기 제1 및 제2 소스/드레인영역을 형성하기 위한 고에너지의 공정조건에서 수행하는 상기 이온주입공정으로 발생하는 반도체기판의 손상 또는 매스가 큰 이온의 주입을 통해 발생한 상기 반도체기판의 손상을 보상받을 수 있게 된다.
본 발명에 의하면, 매스가 큰 이온 및 작은 이온이 혼합된 후 어닐공정을 수행함으로써, TED 현상을 억제하면서 동시에 소스/드레인영역에 주입된 이온의 활성비를 증가시키게 되고, 매스가 큰 이온의 주입 후 매스가 작은 이온의 주입 및 어닐공정 각각의 수행으로, 상기 소스/드레인영역 형성을 위한 이온주입공정시 발생하는 반도체기판의 손상을 방지할 수 있게 된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, 매스가 큰 이온 및 작은 이온이 혼합된 후 어닐공정을 수행함으로써, TED 현상을 억제하면서 동시에 소스/드레인영역에 주입된 이온의 활성비가 증가하게 되는 효과가 있다.
또한, 매스가 큰 이온의 주입 후 매스가 작은 이온의 주입 및 어닐공정 각각의 수행으로, 상기 소스/드레인영역 형성을 위한 이온주입공정시 발생하는 반도체기판의 손상을 방지할 수 있는 효과가 있다.
본 발명은 구체적인 실시 예에 대해서만 상세히 설명하였지만 본 발명의 기술적 사상의 범위 내에서 변형이나 변경할 수 있음은 본 발명이 속하는 분야의 당업자에게는 명백한 것이며, 그러한 변형이나 변경은 본 발명의 특허청구범위에 속한다 할 것이다.
도 1 내지 도 3은 본 발명의 바람직한 일실시예에 따른 반도체소자의 소스/드레인영역 형성방법을 설명하기 위한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
10: 반도체기판 12: 웰영역
14; 문턱전압 조절용 이온이 주입된 영역
16: 터널 산화막 18: 제1 폴리실리콘막
20: 유전체막 22: 제2 폴리실리콘막
24: 텅스텐 실리사이드막 26: 소스/드레인영역
Claims (4)
- 반도체기판에 터널산화막, 플로팅게이트전극, 유전체막 및 콘트롤게이트전극을 순차적으로 형성하는 단계;상기 형성된 콘트롤게이트전극을 이온주입용 마스크로 제1 이온주입공정을 수행한 후, 상기 제1 이온주입공정시 주입되는 이온보다 매스가 작은 이온을 주입하는 제2 이온주입공정을 수행하여, 상기 제1 이온주입공정시 주입된 이온과 상기 제2 이온주입공정시 주입된 이온이 혼합되어 형성되는 소스/드레인영역을 형성하는 단계; 및상기 소스/드레인영역이 포함된 결과물 전면에 어닐공정을 수행하는 단계를 포함하는 반도체소자의 제조방법.
- 제1 항에 있어서,상기 플로팅게이트전극 및 콘트롤게이트전극 형성 후, 상기 게이트전극들의 형성공정 중 잔존한 막질들을 세정하기 위한 세정공정을 수행하는 단계가 더 포함되는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서,상기 제1 이온주입공정시 주입되는 이온은 비소(As)이고, 상기 제2 이온주입공정시 주입되는 이온은 상기 비소보다 매스가 작은 인(P)이온을 주입하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1 항에 있어서, 상기 어닐공정은N2 분위기에서 램프업(ramp-up)되는 비가 200~ 250℃/sec이고, 1000℃ 정도의 온도에서 공정이 진행되는 플래시 어닐링(flash annealing)공정을 이용하여 RTA(Rapid thermal anneal)방식으로 진행하는 것을 특징으로 하는 반도체소자의 제조방법.
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| KR20000021043A (ko) * | 1998-09-25 | 2000-04-15 | 윤종용 | 불휘발성 메모리장치 제조방법 |
| KR20010061520A (ko) * | 1999-12-28 | 2001-07-07 | 박종섭 | 플래쉬 메모리 소자의 제조방법 |
| US6518072B1 (en) * | 1999-11-05 | 2003-02-11 | Advanced Micro Devices, Inc. | Deposited screen oxide for reducing gate edge lifting |
-
2003
- 2003-06-30 KR KR10-2003-0043618A patent/KR100494344B1/ko not_active IP Right Cessation
Patent Citations (3)
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