KR20010061520A - 플래쉬 메모리 소자의 제조방법 - Google Patents

플래쉬 메모리 소자의 제조방법 Download PDF

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Abstract

본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것이다.
본 발명은 반도체 기판에 소자분리를 위하여 필드산화막을 형성한 후 플로팅 게이트 마스크를 이용한 식각공정으로 터널산화막, 플로팅 게이트 및 ONO막이 순차적으로 적층된 구조를 형성한 다음 열공정을 실시하고, 소오스/드레인 이온주입공정으로 소오스 및 드레인을 형성한 후 상기 소오스 라인이 형성될 부분의 상기 필드산화막을 습식식각방법으로 평탄화 되도록 제거한다. 그후, 전체 상부면에 제 1 폴리실리콘막, 제 1 텅스텐 실리사이드막 및 반사방지막을 순차적으로 증착한 후 컨트롤 게이트 마스크를 이용한 식각공정으로 컨트롤 게이트를 형성하고, 열처리 공정을 실시한 다음, 전체 상부면에 질화막을 증착한 후 소오스 및 드레인이 노출되도록 전면식각공정을 실시하여 게이트 전극 측부에 질화막 스페이서를 형성한다. 그후, 제 2 폴리실리콘막을 증착한 후 전면식각공정으로 소오스 및 드레인 접합부 일부를 매립한 후 제 2 텅스텐 실리사이드막을 증착한 후 전면식각공정으로 소오스 및 드레인 접합부 각각을 매립하여 소오스 라인과 드레인 콘택 플러그를 형성하므로 소오스 라인의 저항을 낮추어 소자의 동작 속도를 증가시킨다.

Description

플래쉬 메모리 소자의 제조방법{Method of manufacturing a flash memory device}
본 발명은 플래쉬 메모리 소자의 제조방법에 관한 것으로, 소오스 라인의 저항을 낮추어 소자의 동작 속도를 증가시키고, 소오스 라인의 단차를 줄여 후속 공정 마진 확보하여 소자의 신뢰성을 증가 시킬 수 있는 플래쉬 메모리 소자의 제조방법에 관한 것이다.
종래 플래쉬 메모리 소자의 제조방법을 첨부도면을 참조하여 설명하면 다음과 같다.
도 1 내지 도 4는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위한 도면으로, 도 1a 내지 도 4a는 레이아웃을 도시한 것이고, 도 1b 내지 도 4b는 도 1a 내지 도 4a 각각에서 X-X선을 따라 절단한 단면도이며, 각 도면에서 도 3c 및 도 4c는 도 3a 및 도 4a의 Y-Y선을 따라 절단한 단면도이다.
도 1을 참조하면, 반도체 기판(11) 상에 소자 분리를 위한 필드산화막(12)을 형성한다.
도 2를 참조하면, 노출된 반도체 기판(11)에 플로팅 게이트 마스크를 이용하여 터널 산화막(13) 및 제 1 폴리실리콘 패턴(14a)을 순차적으로 형성한 후 전체 상부면에 ONO막(15)을 형성하고, 열처리 공정을 실시한다.
도 3을 참조하면, 전체 상부면에 제 2 폴리실리콘막(16a), 텅스텐 실리사이드막(16b) 및 반사방지막(17)을 순차적으로 증착한 후 컨트롤 게이트 마스크를 이용한 식각공정으로 콘트롤 게이트(16)를 형성하고, 소오스 라인이 형성될 영역의 필드산화막(12)을 자기정렬 소오스 마스크를 이용한 식각공정으로 제거하고, 자기정렬 소오스 마스크를 이용한 이온주입공정을 실시하여 소오스 라인(18)을 형성한 후 열처리 공정을 실시한다.
도 4를 참조하면, 소오스/드레인 이온주입공정을 실시하여 접합부인 드레인(19)을 형성한 후 전체 상부면에 층간절연막(20)을 증착하고, 드레인(19)가 노출되도록 콘택 홀을 형성한 다음 텅스텐 증착하고, 전면 식각공정으로 콘택 홀에드레인 콘택을 위하여 텅스텐 플러그(21)를 형성한다.
상술한 종래 플래쉬 메모리 소자는 소오스 라인(18) 형성을 위한 자기정렬 소오스 마스크를 이용한 식각공정 후 반도체 기판(11)이 드러난 상태에서 소오스 이온 주입공정을 바로 진행함으로 반도체 기판(11)이 손상이 발생하며 후속 열공정에 의해 회복되지 못하고, 결과적으로 소자의 수율이 감소하고, 불량률이 증가한다.
또한, 자기정렬 소오스 이온주입공정 후 다시 소오스/드레인 이온주입공정을 실시함으로써 이온 주입량을 보상해주고 있으나, 충분한 이온 주입량을 기대할 수 없고, 후속 열처리 공정에 의한 식각 손상 개선 효과도 크지 않다. 그리고, 자기정렬 소오스 식각 후 소오스 라인(18)의 길이가 필드산화막(12)의 단차에 의해 곡선과 직선의 조합으로 형성되어 직선상으로 만들었을때 보다 소자 동작에 지연 요소로 작용한다.
자기정렬 소오스 식각 후 공통 소오스 라인은 도프트 폴리실리콘막(16a) 및 텅스텐 실리사이드막(16b)의 조합으로 형성된 컨트롤 게이트 보다 높은 저항값을 가지므로 동작 속도 증가를 위해 이온 주입량을 높이고자 할 경우 더 많은 이온 손상이 발생하고, 이를 보상하기 위한 열처리 공정이 필요하게 되므로 소자의 집적도에 문제점이 발생한다.
따라서, 본 발명은 소오스 라인의 저항을 낮추어 소자의 동작 속도를 증가시키고, 자기정렬 소오스 마스크를 이용한 식각공정을 진행하지 않고 소오스 라인을 형성하여 식각손상을 감소시키며 소오스 라인의 단차를 줄여 후속 공정 마진 확보하여 소자의 신뢰성을 증가 시킬 수 있는 플래쉬 메모리 소자의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조방법은 반도체 기판에 소자분리를 위하여 필드산화막을 형성하는 단계; 플로팅 게이트 마스크를 이용한 식각공정으로 터널산화막, 플로팅 게이트 및 ONO막이 순차적으로 적층된 구조를 형성한 후 열공정을 실시하는 단계; 소오스/드레인 이온주입공정을 실시하여 소오스 및 드레인을 형성하는 단계; 상기 소오스 라인이 형성될 부분의 상기 필드산화막을 습식식각방법으로 평탄화 되도록 제거하는 단계; 전체 상부면에 제 1 폴리실리콘막, 제 1 텅스텐 실리사이드막 및 반사방지막을 순차적으로 증착한 후 컨트롤 게이트 마스크를 이용한 식각공정으로 컨트롤 게이트를 형성하고, 열처리 공정을 실시하는 단계; 전체 상부면에 질화막을 증착한 후 소오스 및 드레인이 노출되도록 전면식각공정을 실시하여 게이트 전극 측부에 질화막 스페이서를 형성하는 단계; 및 제 2 폴리실리콘막을 증착한 후 전면식각공정으로 소오스 및 드레인 접합부 일부를 매립한 후 제 2 텅스텐 실리사이드막을 증착한 후 전면식각공정으로 소오스 및 드레인 접합부 각각을 매립하여 소오스 라인과 드레인 콘택 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1 내지 도 4는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위한 도면.
도 1a 내지 도 4a는 종래 플래쉬 메모리 소자의 제조방법을 설명하기 위한 레이아웃.
도 1b 내지 도 4b는 도 1a 내지 도 4a 각각에서 X-X선을 따라 절단한 단면도.
도 3c 및 도 4c는 도 3a 및 도 4a의 Y-Y선을 따라 절단한 단면도.
도 5 내지 도 8는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 도면.
도 5a 내지 도 8a는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 레이아웃.
도 5b 내지 도 8b는 도 5a 내지 도 8a 각각에서 X-X선을 따라 절단한 단면도.
도 6c, 도 7d 및 도 8d는 도 6a 내지 도 8a의 Y-Y선을 따라 절단한 단면도.
도 7c 및 도 8c는 도 7a 및 도 8a의 X2-X2선을 따라 절단한 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
11 및 51 : 반도체 기판 12 및 52 : 필드 산화막
13 및 53 :터널산화막 14a : 제 1 폴리실리콘 패턴
54 : 플로팅 게이트 15 및 55 : ONO막
56 : 소오스 19 및 57 : 드레인
18 및 60 : 소오스 라인 16a 및 60a : 제2 폴리실리콘막
58a : 제 1 폴리실리콘막 16b : 텅스텐 실리사이드막
58b : 제 1 텅스텐 실리사이드막 17 및 59 : 반사방지막
20 : 층간절연막 21 : 텅스텐 플러그
16 및 58 : 컨트롤 게이트 61 : 질화막 스페이서
60b : 제 2 텅스텐 실리사이드막 600 : 드레인 콘택 플러그
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.
도 5 내지 도 8는 본 발명에 따른 플래쉬 메모리 소자의 제조방법을 설명하기 위한 도면으로, 도 5a 내지 도 8a는 레이아웃을 도시한 것이고, 도 5b 내지 도 8b는 도 5a 내지 도 8a 각각에서 X-X선을 따라 절단한 단면도이며, 각 도면에서 도 6c, 도 7d 및 도 8d는 도 6a 내지 도 8a의 Y-Y선을 따라 절단한 단면도이며, 각 도면에서 도 7c 및 도 8c는 도 7a 및 도 8a의 X2-X2선을 따라 절단한 단면도이다.
도 5을 참조하면, 반도체 기판(51)에 소자분리를 위하여 필드산화막(52)을 형성한다.
도 6을 참조하면, 플로팅 게이트 마스크를 이용한 식각공정으로 터널산화막(53), 플로팅 게이트(54) 및 ONO막(55)이 순차적으로 적층된 구조를 형성한 후 열공정을 실시하고, 소오스/드레인 이온주입공정을 실시하여 소오스(56) 및 드레인(57)을 형성한다.
상기에서, 소오스/드레인 이온주입공정은 고전류 이온주입기를 이용하여 인 또는 비소 도펀트를 30 내지 50KeV 이온주입에너지에서 및 1013내지 513ions/cm2이온량으로 주입한다.
도 7을 참조하면, 소오스(56) 라인이 형성될 부분의 필드산화막(52)을 습식식각방법으로 다소 평탄화 되도록 제거한 후 전체 상부면에 제 1 폴리실리콘막(58a), 제 1 텅스텐 실리사이드막(58b) 및 반사방지막(59)을 순차적으로 증착한 후 컨트롤 게이트 마스크를 이용한 식각공정으로 컨트롤 게이트(58)를형성하고, 열처리 공정으로 소오스(56) 및 드레인(57)을 활성화 시킨다.
상기에서, 필드산화막은 50 : 1 의 HF 용액을 이용하여 1200 내지 1600Å 두께로 습식식각하여 단차를 줄인다. 열처리 공정은 식각손상과 비정질층의 재결정화 및 도펀트의 활성화를 위하여 800 내지 900℃ 온도에서 실시한다.
도 8을 참조하면, 전체 상부면에 질화막을 증착한 후 소오스 및 드레인(56 및 57)이 노출되도록 전면식각공정을 실시하여 게이트 전극 측부에 질화막 스페이서(61)를 형성하고, 제 2 폴리실리콘막(60a)을 증착한 후 전면식각공정으로 소오스(56) 및 드레인(57) 접합부 일부를 매립한 후 제 2 텅스텐 실리사이드막(60b)을 증착한 후 전면식각공정으로 소오스(56) 및 드레인(57) 접합부 각각을 매립하여 소오스 라인(60)과 드레인 콘택 플러그(600)를 완성한다.
상기에서, 질화막은 500 내지 1000Å 두께로 형성하며, 전면 식각공정으로 형성된 질화막 스페이서(61)는 게이트 전극과 소오스 라인(60) 및 드레인 콘택 플러그(600)와의 전기적 절연을 위해 형성한다. 제 2 폴리실리콘막(60a)는 도프트 폴리실리콘막을 560 내지 600℃ 의 온도에서 SiH4또는 SiH6를 이용하여 500 내지 1000Å 두께로 증착한다. 제 2 텅스텐 실리사이드막(60b)을 1000 내지 2000Å 두께로 증착하여 소오스 라인(60) 및 드레인 콘택 플러그(600)의 접합 저항을 감소시킨다.
상술한 바와 같이, 본 발명은 ONO막이 형성된 상태에서 소오스 이온주입공정을 진행하므로 반도체 기판이 드러난 상태에서 이온주입공정을 실시하는것 보다 이온 주입 손상을 작아진다. 또한, 자기정렬 소오스 식각을 진행하지 않고 폴리실리콘과 텅스텐 실리사이드에 의해 소오스 라인을 형성함으로 자기정렬 소오스 식각시 식각손상을 받지않으므로 접합부의 활성화에 필요한 정도의 열처리 공정을 진행하는 것이 가능하게 되며, 실리콘 기판과 유사한 폴리실리콘을 콘택으로 사용하므로 베리어 금속막을 이용하지 않고 접합부와 오믹 콘택을 형성하는 것이 가능하다. 또한, 소오스 라인이 폴리실리콘과 텅스텐 실리사이드막에 의해 형성되므로 이온주입공정에 의한 소오스 접합 라인에 비해 더 작은 저항을 갖게 되어 소자의 동작 속도가 증가된다.

Claims (7)

  1. 반도체 기판에 소자분리를 위하여 필드산화막을 형성하는 단계;
    플로팅 게이트 마스크를 이용한 식각공정으로 터널산화막, 플로팅 게이트 및 ONO막이 순차적으로 적층된 구조를 형성한 후 열공정을 실시하는 단계;
    소오스/드레인 이온주입공정을 실시하여 소오스 및 드레인을 형성하는 단계;
    상기 소오스 라인이 형성될 부분의 상기 필드산화막을 습식식각방법으로 평탄화 되도록 제거하는 단계;
    전체 상부면에 제 1 폴리실리콘막, 제 1 텅스텐 실리사이드막 및 반사방지막을 순차적으로 증착한 후 컨트롤 게이트 마스크를 이용한 식각공정으로 컨트롤 게이트를 형성하고, 열처리 공정을 실시하는 단계;
    전체 상부면에 질화막을 증착한 후 소오스 및 드레인이 노출되도록 전면식각공정을 실시하여 게이트 전극 측부에 질화막 스페이서를 형성하는 단계; 및
    제 2 폴리실리콘막을 증착한 후 전면식각공정으로 소오스 및 드레인 접합부 일부를 매립한 후 제 2 텅스텐 실리사이드막을 증착한 후 전면식각공정으로 소오스 및 드레인 접합부 각각을 매립하여 소오스 라인과 드레인 콘택 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 소오스/드레인 이온주입공정은 고전류 이온주입기를 이용하여 인 또는 비소 도펀트를 30 내지 50KeV 이온주입에너지에서 및 1013내지 513ions/cm2이온량으로 주입하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 소오스 라인에 형성된 필드산화막은 50 : 1 의 HF 용액을 이용하여 1200 내지 1600Å 두께로 습식식각하여 단차를 줄이는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 열처리 공정은 800 내지 900 ℃ 의 온도에서 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 질화막은 500 내지 1000Å 두께로 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  6. 제 1 항에 있어서,
    상기 제 2 폴리실리콘막은 도프트 폴리실리콘막을 560 내지 600℃ 의 온도에서 SiH4또는 SiH6를 이용하여 500 내지 1000Å 두께로 증착하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
  7. 제 1 항에 있어서,
    상기 제 2 텅스텐 실리사이드막은 1000 내지 2000Å 두께로 증착하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
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KR100494344B1 (ko) * 2003-06-30 2005-06-10 주식회사 하이닉스반도체 반도체소자의 제조방법
KR100871372B1 (ko) * 2002-09-27 2008-12-02 주식회사 하이닉스반도체 플래쉬 메모리 소자의 게이트 형성방법

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