KR100339024B1 - 플래쉬메모리장치의센스앰프회로 - Google Patents

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Abstract

본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 셀 지역에 제 1 폴리실리콘층 패턴을 형성한 후, 셀 소오스 이온 주입으로 셀 소오스를 형성하고, 셀 드레인이 형성될 위치의 제 1 폴리실리콘층 패턴 부분이 개방되면서 주변회로 지역에 게이트 전극이 형성되도록 제 2 폴리실리콘층을 패터닝하고, 주변회로 지역에 LDD 이온 주입 공정, 스페이서 형성 공정, 주변회로 소오스/드레인 이온 주입 공정 및 이온의 활성화를 위한 열 공정을 순차적으로 실시하여 LDD 구조의 트랜지스터를 형성하고, 자기 정렬 식각 공정으로 셀 지역의 제 2 및 제 1 폴리실리콘층 패턴을 식각하여 플로팅 게이트와 플로팅 게이트의 일 측면을 감싸는 콘트롤 게이트를 형성하고, 이때 셀 드레인이 형성될 액티브 영역 및 셀 소오스 부분이 노출되고, 셀 소오스 주변에서 노출된 필드 산화막을 제거하고, 셀 소오스/드레인 이온 주입으로 셀 소오스 라인 및 셀 드레인을 형성하는 플래쉬 메모리 소자는 콘트롤 게이트가 플로팅 게이트를 감싸도록 형성되므로 커플링 비가 증가되고, 또한 주변회로 소오스 및 드레인 형성을 위한 열 공정을 실시하고, 이 열공정 후에 셀 드레인을 형성하므로 소자 동작시에 주변회로 및 셀 지역 모두의 핫 캐리어(hot carrier) 신뢰도 특성을 향상시킬 수 있다.

Description

플래쉬 메모리 셀의 제조 방법{Sense amp. circuit for flash memory device}
본 발명은 플래쉬 메모리 셀의 제조 방법에 관한 것으로서, 특히 플로팅 게이트의 일 측면을 감싸는 콘트롤 게이트를 형성하여 커플링 비를 증대시키면서, 주변회로, 주변회로 지역의 소오스/드레인 접합부를 메모리 셀 지역의 드레인 접합부 보다 먼저 형성하여 소자 동작시 주변회로 및 셀 지역 모두의 핫 캐리어 신뢰도를 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
메모리 소자의 집적도가 집적도가 증대되고 동작 전압이 낮아짐에 따라 플래쉬 메모리 소자에서도 저전압에서 프로그램 동작 속도와 소거 동작 속도가 빠른 셀이 필요하게 되었다. 이처럼 저전압에서도 빠른 프로그램 동작 속도와 소거 동작 속도를 가지기 위해서는 셀의 커플링 비가 증가되어야 하는데, 현재의 셀 구조로는 커플링 비를 증가시키는데 한계가 있다.
도 1(a)는 종래의 플래쉬 메모리 셀의 레이아웃도이며, 도 1(b)는 종래의 플래쉬 메모리 셀의 단면도로서, 도 1를 참조하여 종래의 플래쉬 메모리 셀의 제조 방법을 설명한다.
반도체 기판(10)에 필드 산화막(20)을 형성하여 액티브 영역을 형성한 후, 상기 액티브 영역상에 터널 산화막(31)을 형성한다. 터널 산화막(31)상에 제 1 폴리실리콘층(32)을 형성한 후, 마스크를 이용한 식각 공정을 통해 제 1 폴리실리콘패턴(32)을 형성한다. 상기 제 1 폴리실리콘 패턴(32)이 형성된 전체 구조상에 유전체막(320을 형성한 후, 제 2 폴리실리콘층(34)을 형성한다. 마스크를 이용한 식각 공정을 통해 제 2 폴리실리콘층(34), 유전체막(33) 및 제 1 폴리실리콘 패턴(32)을 순차적으로 자기정렬적 식각하고, 이로 인하여 플로팅 게이트(32)와 콘트롤 게이트(34)를 형성한다. 불순물 이온주입 공정을 통해 소오스 및 드레인(35 및 36)을 형성한 후, 층간 절연막(도시 안됨)을 형성하고 드레인(36)에 접속되는 드레인 콘택(37)을 형성한다. 이후, 금속배선 공정 및 평탄화 공정을 실시한다.
한편, 플래쉬 메모리 셀은 셀 특성상 핫 캐리어(hot carrier)를 이용하여 프로그램 동작이 수행되므로 핫 캐리어가 발생하는 접합부가 급경사(abrupt) 구조로 되어야 한다. 이러한 구조를 유지하기 위해서는 셀 소오스/드레인 이온 주입 후에 열 공정을 실시하지 않아야 한다. 그런데, 전술한 종래 방법에 의하면 셀 소오스/드레인 이온 주입 후에 주변회로 소오스/드레인 이온 주입을 실시하는데, 주변회로 소오스/드레인 이온 주입후에 열 공정을 실시하지 않을 경우 주변회로의 접합부는 급경사 구조가 되어 주변회로의 트랜지스터의 특성상 핫 캐리어 신뢰도(reliability) 특성이 나빠지게 된다. 즉, 종래의 방법으로 플래쉬 메모리 소자를 제조할 경우 셀 지역 및 주변회로 지역의 핫 캐리어 신뢰도 특성을 동시에 만족시킬 수 없는 문제가 있다.
따라서, 본 발명은 플로팅 게이트의 일 측면을 감싸도록 콘트롤 게이트를 형성하여 커플링 비를 증대시킬 수 있고, 주변회로 지역의 소오스/드레인 접합부를 메모리 셀 지역의 드레인 접합부 보다 먼저 형성하여 소자 동작시 주변회로 및 셀 지역 모두의 핫 캐리어 신뢰도를 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공함에 그 목적이 있다.
도 1(a)는 종래의 플래쉬 메모리 셀의 레이아웃도.
도 1(b)는 종래의 플래쉬 메모리 셀의 단면도.
도 2는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 레이아웃도.
도 3(a) 내지 도 3(e)는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법을 순차적으로 설명하기 위한 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
10 및 100 : 반도체 기판20 및 120 : 필드 산화막
31 및 131 : 터널 산화막32 및 132B : 플로팅 게이트
33 및 133 : 유전체막34 및 134B : 콘트롤 게이트
35 및 135 : 소오스36 및 116 : 드레인
37 및 137 : 드레인 콘택132A : 제 1 폴리실리콘 패턴
134A : 제 2 폴리실리콘 패턴141 : 스페이서
142 : 층간 절연막
본 발명은 반도체 기판에 터널 산화막 및 제 1 폴리실리콘층을 증착한 후 플로팅 게이트 마스크를 사용한 식각 공정으로 상기 제 1 폴리실리콘층을 패터닝하는 단계; 셀 지역에 셀 소오스 이온 주입으로 셀 소오스를 형성하는 단계; 유전체막 및 제 2 폴리실리콘층을 증착한 후 상기 제 1 폴리실리콘층 패턴의 일 부분이 개방되면서 주변회로 지역에 게이트 전극이 형성되도록 상기 제 2 폴리실리콘층을 패터닝하는 단계; 상기 주변회로 지역에 LDD 이온 주입 공정 스페이서 형성 공정, 주변회로 소오스/드레인 이온 주입 공정 및 이온의 활성화를 위한 열 공정을 순차적으로 실시하여 LDD 구조의 트랜지스터를 형성하고, 상기 스페이서 형성 공정시에 상기 셀 지역의 제 2 폴리실리콘 패턴의 측부에도 스페이서가 형성되는 단계; 콘트롤 게이트 마스크 및 상기 스페이서를 사용한 자기 정렬 식각 공정으로 상기 셀 지역의 상기 제 1 및 제 2 폴리실리콘층 패턴을 식각하여 플로팅 게이트와 상기 플로팅 게이트의 일 측면을 감싸는 콘트롤 게이트를 형성하는 단계; 및 셀 소오스 자기 정렬 식각 공정 및 셀 소오스/드레인 이온 주입 공정으로 셀 소오스 및 셀 드레인을 형성하는 단계로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 레이아웃도이며, 도 3(a) 내지 도 3(e)는 본 발명의 실시예에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 단면도로서, 도 2의 X-X 부분을 절취한 상태에 따른 각 공정을 순차적으로 나타낸 것이다.
도 2 및 도 3(a)를 참조하면, 반도체 기판(100)에 필드 산화막(120)을 형성하여 셀 지역 및 주변회로 지역에 액티브 영역을 정의(define)한다. 터널 산화막(131) 및 제 1 폴리실리콘을 순차적으로 증착한 후, 플로팅 게이트 마스크를 이용한 식각 공정을 통해 반도체 기판(100)의 선택된 부분이 노출되도록 제 1 폴리실리콘 및 터널 산화막(131)을 순차적으로 식각하여 제 1 폴리실리콘 패턴(132A)을 형성한다. 셀 소오스 이온 주입으로 셀 지역의 액티브 영역에 셀 소오스(135)을 형성한다.
도 2 및 도 3(b)를 참조하면, 상기 제 1 폴리실리콘 패턴(132A)이 형성된 전체 구조상에 유전체막(133) 및 제 2 폴리실리콘을 순차적으로 증착한다. 셀 드레인이 형성될 위치의 제 1 폴리실리콘층 패턴(132A) 부분이 개방되면서 주변회로 지역에 게이트 전극(도시 안됨)이 형성되도록 제 2 폴리실리콘층을 패터닝하여 제 2 폴리실리콘층 패턴(134A)을 형성한다. 셀 지역에 제 2 폴리실리콘층 패턴(134A) 형성공정까지 완료한 후, 주변회로 지역에 LDD(Lightly Doped Drain) 이온 주입 공정을 실시한다.
이때, 주변회로 영역(도시 안됨)에 LDD 이온 주입 공정이 실시되는 동안 셀영역에서는 제 1 및 제 2 폴리실리콘 패턴(132A 및 134A)이 장벽 역할을 하기 때문에 LDD 이온주입 공정의 영향을 받지 않는다.
도 2 및 도 3(c)를 참조하면, 상기 제 2 폴리실리콘 패턴(134A)이 형성된 전체 구조상의 절연막 증착 및 스페이서 식각 공정을 통해 제 2 폴리실리콘 패턴(134A)의 측벽에 스페이서(141)를 형성한다. 이어서, 주변회로 소오스/드레인 이온 주입 공정 및 이온의 활성화를 위한 열 공정을 순차적으로 실시하여 주변회로 액티브 영역에 LDD 구조의 트랜지스터를 형성한다.
상기에서, 주변회로 소오스/드레인 이온 주입 공정후에 열 공정을 실시하므로 주변회로 접합부의 특성이 향상된다.
도 2 및 도 3(d)를 참조하면, 상기 스페이서(141)를 측벽 배리어(sidewall barrier)로 사용한 자기 정렬 식각 공정을 통해, 반도체 기판(100)의 선택된 부분이 노출되도록 제 2 폴리실리콘 패턴(134A), 유전체막(133), 제 1 폴리실리콘 패턴(132A) 및 터널 산화막(131)을 순차적으로 자기 정렬적 식각하고, 이로 인하여 플로팅 게이트(132B)와 상기 플로팅 게이트(132B)의 일 측면을 감싸는 콘트롤 게이트(134B)가 형성된다. 공통 소오스 라인의 전기적인 연결을 위해, 셀 소오스 마스크를 이용하여 소오스 영역(135) 주위의 필드 산화막(120)을 식각한 후, 이온주입을 통한 공통 소오스 라인(138)을 형성한다. 불순물 이온주입 공정을 통해 반도체 기판(100)의 선택된 부분에 드레인 영역(136)을 형성한다.
상기에서, 콘트롤 게이트(134B)는 전기적 저항을 감소시키기 위해 금속 실리사이드층을 형성할 수 있다.
도 2 및 도 3(e)를 참조하면, 상기 전체 구조상에 층간 절연막(142)을 형성한 후, 콘택 식각 공정을 통해 상기 층간 절연막(142)을 식각하여 드레인 영역(136)과 접하는 드레인 콘택홀(137)을 형성한다. 이후, 금속배선 공정 및 평탄화 공정을 실시한다.
상술한 바와 같이, 본 발명에 의하면 다음과 같은 탁월한 효과가 있다.
첫째, 종래의 플래쉬 메모리 셀 보다 플로팅 게이트 측벽의 면적 만큼 유전체막의 면적을 증가할 수 있으므로 커플링 비가 증대되어 저전압에서도 동작이 가능한 고집적 소자를 제조할 수 있다.
둘째, 주변회로의 접합부를 메모리 셀 어레이의 접합부 보다 먼저 형성하므로서, 주변회로의 접합부 형성시 열처리를 가능하게 하여 핫 캐리어 특성이 우수한 주변회로 트랜지스터를 형성할 수 있을 뿐만 아니라, 셀의 드레인 접합부 형성후에 열처리를 하지 않으므로 급경사 구조의 셀 접합부 형성을 가능하게 하여 셀 동작시에 핫 캐리어 신뢰도를 향상시킬 수 있다.
셋째, 자기정렬적 식각 공정시 스페이서를 배리어로 사용하므로서, 게이트 형성시 이웃한 워드라인을 합쳐놓은 넓이를 갖는 워드라인을 형성할 수 있기 때문에 셀의 디자인 룰(design rule)을 크게 할 수 있다.

Claims (2)

  1. 반도체 기판에 터널 산화막 및 제 1 폴리실리콘층을 증착한 후 플로팅 게이트 마스크를 사용한 식각 공정으로 상기 제 1 폴리실리콘층을 패터닝하는 단계;
    셀 지역에 셀 소오스 이온 주입으로 셀 소오스를 형성하는 단계;
    유전체막 및 제 2 폴리실리콘층을 증착한 후 상기 제 1 폴리실리콘층 패턴의 일 부분이 개방되면서 주변회로 지역에 게이트 전극이 형성되도록 상기 제 2 폴리실리콘층을 패터닝하는 단계;
    상기 주변회로 지역에 LDD 이온 주입 공정 스페이서 형성 공정, 주변회로 소오스/드레인 이온 주입 공정 및 이온의 활성화를 위한 열 공정을 순차적으로 실시하여 LDD 구조의 트랜지스터를 형성하고, 상기 스페이서 형성 공정시에 상기 셀 지역의 제 2 폴리실리콘 패턴의 측부에도 스페이서가 형성되는 단계;
    콘트롤 게이트 마스크 및 상기 스페이서를 사용한 자기 정렬 식각 공정으로 상기 셀 지역의 상기 제 1 및 제 2 폴리실리콘층 패턴을 식각하여 플로팅 게이트와 상기 플로팅 게이트의 일 측면을 감싸는 콘트롤 게이트를 형성하는 단계; 및
    셀 소오스 자기 정렬 식각 공정 및 셀 소오스/드레인 이온 주입 공정으로 셀 소오스 및 셀 드레인을 형성하는 단계로 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
  2. 제 1 항에 있어서,
    상기 셀 드레인은 급경사 구조로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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