KR100687370B1 - 플래쉬 메모리 소자의 소오스 라인 형성방법 - Google Patents
플래쉬 메모리 소자의 소오스 라인 형성방법 Download PDFInfo
- Publication number
- KR100687370B1 KR100687370B1 KR1019990065052A KR19990065052A KR100687370B1 KR 100687370 B1 KR100687370 B1 KR 100687370B1 KR 1019990065052 A KR1019990065052 A KR 1019990065052A KR 19990065052 A KR19990065052 A KR 19990065052A KR 100687370 B1 KR100687370 B1 KR 100687370B1
- Authority
- KR
- South Korea
- Prior art keywords
- source
- source line
- forming
- flash memory
- silicon substrate
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 60
- 238000005468 ion implantation Methods 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract description 23
- 239000002184 metal Substances 0.000 claims abstract description 22
- 229910052751 metal Inorganic materials 0.000 claims abstract description 22
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 7
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 7
- 238000005530 etching Methods 0.000 claims abstract description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 29
- 229910052710 silicon Inorganic materials 0.000 claims description 29
- 239000010703 silicon Substances 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 23
- 238000000137 annealing Methods 0.000 claims description 4
- 239000007769 metal material Substances 0.000 claims description 4
- 239000010941 cobalt Substances 0.000 claims description 3
- 229910017052 cobalt Inorganic materials 0.000 claims description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 3
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims description 2
- 238000007598 dipping method Methods 0.000 claims description 2
- 239000010936 titanium Substances 0.000 claims description 2
- 229910052719 titanium Inorganic materials 0.000 claims description 2
- 238000004544 sputter deposition Methods 0.000 claims 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 abstract description 6
- 239000010937 tungsten Substances 0.000 abstract description 6
- 229910052721 tungsten Inorganic materials 0.000 abstract description 6
- 238000009826 distribution Methods 0.000 abstract description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 238000004519 manufacturing process Methods 0.000 description 3
- 125000006850 spacer group Chemical group 0.000 description 3
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052786 argon Inorganic materials 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 150000002739 metals Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 소오스 라인 형성방법에 관한 것으로, STI(Shallow Trench Isolation) 공정을 이용한 플래쉬 메모리 소자에서 이온주입 공정에 의해 소오스 라인을 형성하는 경우 소오스 라인이 완전히 연결되지 않고 단선되게 되며, 소오스 영역을 텅스텐을 이용하여 연결하는 경우 공정이 복잡하고 소자의 전기적 특성이 저하되는 문제점을 해결하기 위하여, 소오스 영역 형성 후 자기정렬 소오스 식각 공정에 의해 소자 분리막을 제거한 다음 금속층을 형성하고 어닐링하여, 금속 실리사이드로 된 소오스 라인을 형성하므로써 소오스 라인을 저저항화하고 셀의 특성 분포를 균일하게 할 수 있도록 한 플래쉬 메모리 소자의 소오스 라인 형성방법이 개시된다.
소오스 라인, 금속 실리사이드
Description
도 1은 일반적인 플래쉬 메모리 소자의 레이아웃도.
도 2 및 도 3은 종래 플래쉬 메모리 소자의 소오스 라인 형성방법을 설명하기 위해 도시한 소자의 단면도.
도 4a 내지 4d는 본 발명에 따른 플래쉬 메모리 소자의 소오스 라인 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
11 : 소자 분리막 12 : 플로팅 게이트
13 : 콘트롤 게이트
21, 31 : 실리콘 기판 22, 32 : 소자 분리막
33 : 게이트 전극 34 : 절연막
35 : 텅스텐층
41 : 실리콘 기판 42 : 소자 분리막
43 : 소오스 이온주입 영역 44 : 금속층
S : 소오스 D : 드레인
SL : 소오스 라인
본 발명은 플래쉬 메모리 소자의 소오스 라인 형성방법에 관한 것으로, 특히 STI(Shallow Trench Isolation ; 이하, 'STI'라 함) 공정을 이용한 플래쉬 메모리 소자에서 소오스 라인이 저저항을 가지며 셀 특성 분포가 균일하도록 하기 위한 플래쉬 메모리 소자의 소오스 라인 형성방법에 관한 것이다.
플래쉬 메모리 소자는 소자 특유의 비휘발성과 고속 읽기 특성으로 인하여 그 적용 분야가 점점 증가하고 있는 추세이다. 그러나 플로팅 게이트를 이용함에 따라 고집적도를 달성하는데는 한계가 있다.
현재 플래쉬 메모리 소자의 제조에 있어서 가장 큰 문제점 중의 하나는 셀 어레이 핏치(Cell array pitch)와 디코딩 회로의 핏치가 달라 회로 설계가 어렵다는 것이다. 이를 극복할 수 있는 방법은 소자 분리막을 로코스(LOCOS) 공정에 의해 형성하지 않고 STI 공정을 형성하는 것이며, 이러한 방법에 의해 동작 영역 간의 간격을 효과적으로 줄여 디코딩 핏치를 셀의 핏치만큼 줄일 수 있다.
그러나 이 경우 소오스 라인을 형성하기 위해서는 기존의 자기정렬 소오스(Self-Align Source; 이하 'SAS'라 함) 공정을 사용할 수가 없게 된다. 이것 은 STI 공정의 경우 소자 분리막이 수평면 아래에 형성되므로 기존의 SAS에서와 같이 이온주입만으로 소오스 라인을 형성하는 것이 어렵기 때문이다.
도 1은 일반적인 플래쉬 메모리 소자의 레이아웃도이다.
도 1을 참조하여, 일반적인 플래쉬 메모리 소자의 제조방법을 설명하면 다음과 같다.
먼저, STI 공정을 이용하여 실리콘 기판에 소자 분리막(11)을 형성하고, 산화 공정에 의해 터널 산화막을 형성한다. 이후, 제 1 폴리실리콘층을 형성하고 제 1 폴리실리콘층을 1차 식각한다. 다음에, 전체구조 상에 유전체막 및 제 2 폴리실리콘층을 형성하고 제 2 폴리실리콘층 및 유전체막을 순차적으로 식각하며, 이로 인하여 콘트롤 게이트(13)가 정의된다. 이후, 자기정렬 식각 공정을 실시하며, 이로 인하여 제 1 폴리실리콘층이 2차 식각되어 플로팅 게이트(12)가 정의된다. 이와 같이 하여 게이트 전극이 완성되면, 소오스/드레인 이온주입 공정을 실시하여 소오스(S) 및 드레인(D)을 형성한다.
도 1에는 이상에서 설명한 과정 까지 도시되어 있으며, 소오스(S) 및 드레인(D)을 형성한 후에는 SAS 공정을 실시하여 소오스 라인이 형성될 부분의 소자 분리막(11)을 식각한 후 소오스 이온주입 공정을 실시하여 소오스 라인을 형성한다.
도 2 및 도 3은 종래 플래쉬 메모리 소자의 소오스 라인 형성방법을 설명하 기 위해 도시한 소자의 단면도이다.
먼저, 도 2a 및 2b는 이온주입 공정에 의해 소오스 라인을 형성하는 경우를 나타내는 것으로, 도 1의 X-X' 부분을 참조하여 설명하면 다음과 같다.
도 2a는 소자 분리막(22)이 형성된 실리콘 기판(21)에 소오스/드레인 이온주입 공정에 의해 소오스(S) 영역이 형성된 상태를 나타낸다.
도 2b는 SAS 공정으로 소오스 라인이 형성될 부분의 소자 분리막(22)을 제거한 후 이온주입 공정을 실시하여 소오스 라인(SL)을 형성한 상태를 나타낸다.
그런데, 도시된 것과 같이 STI 공정을 이용한 경우에는 소자 분리막(22)이 기판의 수평면 아래에 형성되기 때문에 이온주입 공정시 소자 분리막(22)이 제거된 실리콘 기판(21)의 측벽에 이온주입이 이루어지지 않아 소오스(S) 영역과 소오스 이온주입 영역(SL)이 라인으로 연결되지 않는(A 부분) 문제점이 있다.
도 3a 및 3b는 텅스텐 국부 연결(Wolfram Local Interconnection; 이하 'WLI'라 함) 방법에 의해 소오스 라인을 형성하는 경우를 나타내는 것으로, 도 3a는 도 1의 X-X' 부분에 해당되고, 도 3b는 도 1의 Y-Y' 부분에 해당된다.
소자 분리막(32)이 형성된 실리콘 기판(31) 상에 게이트 전극(33)을 형성한 후, 소오스/드레인 이온주입 공정에 의해 소오스(S) 및 드레인(D)을 형성한다. 이후, 전체구조 상에 절연막(34)을 형성한 다음 소오스 영역이 노출되는 마스크를 이용하여 스페이서 식각하므로써 게이트 전극(33)의 양 측벽에 스페이서 절연막(34)을 형성한다. 다음에, 노출된 소오스(S) 영역을 포함하는 전체구조 상에 텅스텐(W)층(35)을 형성하며, 이로 인하여 텅스텐 소오스 라인이 형성되게 된다.
이와 같은 소오스 라인 형성 방법은 모든 소오스(S) 영역이 상호 연결되어 이온주입 공정에 의한 소오스 라인 형성방법의 문제점을 해결할 수는 있지만, 공정이 복잡하고 자기정렬 콘택(Self-Align Contact) 공정이 필수적으로 추가되어야 하며, 메탈 콘택 공정을 2회에 나누어서 진행해야 하므로 공정 마진의 측면에서 매우 불리하다. 또한, 텅스텐 소오스 라인과 소오스의 접촉 면적을 크게 하기 위해서는 스페이서 절연막(34)의 폭을 줄여야 하는데, 이는 소자의 전기적 특성을 악화시키는 문제점이 있다.
따라서, 본 발명은 금속 실리사이드를 이용하여 소오스 라인을 형성하므로써 소오스 라인을 저저항화하고 이에 의해 셀의 특성을 균일하게 할 수 있는 플래쉬 메모리 소자의 소오스 라인 형성방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 소오스 라인 형성방법은 소자 분리막에 의해 액티브 영역이 정의된 실리콘 기판 상에 게이트 전극을 형성한 후 게이트 전극 양측의 상기 액티브 영역에 소오스 및 드레인 영역을 형성하는 단계와, 자기정렬 소오스 식각 공정을 실시하여 소오스 영역 사이의 상기 소자 분리막을 제거하여 그 하부의 실리콘 기판을 노출시킨 후 노출된 실리콘 기판에 소오스 이온주입 공정을 실시하여 소오스 이온주입 영역이 형성되는 단계와, 소오스 영역 및 소오스 이온주입 영역이 형성된 실리콘 기판 표면에 금속층을 형성하는 단계와, 어닐링 공정에 의해 실리콘 기판의 실리콘과 금속층의 금속성분을 반응시켜 금속 실리사이드층이 형성되는 단계, 및 실리콘 기판의 실리콘과 반응하지 않은 미반응 금속물질을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하기로 한다.
도 4a 내지 4d는 본 발명에 따른 플래쉬 메모리 소자의 소오스 라인 형성방법을 설명하기 위해 순차적으로 도시한 소자의 단면도로서, 도 1의 X-X' 부분을 참조하여 설명하면 다음과 같다.
도 4a에 도시된 바와 같이, 소자 분리막(42)에 의해 액티브 영역이 정의된 실리콘 기판(41) 상에 게이트 전극을 형성한 후 게이트 전극 양측의 액티브 영역에 소오스/드레인 이온주입 공정을 실시하여, 소오스(S) 및 드레인(도시안됨)을 형성한다.
도 4b에 도시된 바와 같이, SAS 식각 공정에 의해 소오스(S) 영역 사이의 소자 분리막(42)을 제거하여 실리콘 기판(41)을 노출시킨다. 이후, 소오스 이온주입 공정을 실시하여, 소자 분리막(42)이 제거된 부분의 실리콘 기판(41) 표면부에 소오스 이온주입 영역(43)이 형성된다.
도 4c에 도시된 바와 같이, 소오스(S) 영역 및 소오스 이온주입 영역(43)이 형성된 실리콘 기판(41) 표면에 금속층(44)을 형성한다. 여기에서, 금속층(44)은 티타늄 및 코발트 중 어느 하나를 스퍼터링 방식으로 증착하여 형성한다.
도 4d는 어닐링 공정에 의해 실리콘 기판의 실리콘과 금속층(44)의 금속성분을 반응시켜 티타늄 실리사이드 또는 코발트 실리사이드와 같은 금속 실리사이드(Metal-Six)로 되는 소오스 라인(SL)이 형성된 상태를 나타내는 소자의 단면도이다. 여기에서, 어닐링 공정은 아르곤(Ar) 가스를 이용하여 실시한다. 이후, 실리콘과 반응하지 않은 미반응 금속물질을 제거한다. 미반응 금속물질의 제거는 DI + H2O2 + NH4OH를 5 : 1 : 1로 혼합한 에천트를 이용한 습식 디핑에 의해 제거한다.
상술한 바와 같이, 본 발명에 의하면 STI를 사용한 플래쉬 메모리 소자의 제조 공정에서 간단한 공정으로 소오스 라인을 형성할 수 있다. 또한, 소오스 라인을 저저항화 할 수 있어 셀의 특성 분포를 균일하게 할 수 있고, 이에 따라 소자의 수율을 향상시킬 수 있다.
Claims (3)
- 소자 분리막에 의해 액티브 영역이 정의된 실리콘 기판 상에 게이트 전극을 형성한 후 상기 게이트 전극 양측의 상기 액티브 영역에 소오스 및 드레인 영역을 형성하는 단계;자기정렬 소오스 식각 공정을 실시하여 상기 소오스 영역 사이의 상기 소자 분리막을 제거하여 그 하부의 실리콘 기판을 노출시킨 후 상기 노출된 실리콘 기판에 소오스 이온주입 공정을 실시하여 소오스 이온주입 영역이 형성되는 단계;상기 소오스 영역 및 소오스 이온주입 영역이 형성된 실리콘 기판 표면에 금속층을 형성하는 단계;어닐링 공정에 의해 상기 실리콘 기판의 실리콘과 상기 금속층의 금속성분을 반응시켜 금속 실리사이드층이 형성되는 단계; 및상기 실리콘 기판의 실리콘과 반응하지 않은 미반응 금속물질을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 소오스 라인 형성방법.
- 제 1 항에 있어서,상기 금속층은 티타늄 및 코발트 중 어느 하나를 스퍼터링 방식으로 증착하여 형성하는 것을 특징으로 하는 플래쉬 메모리 소자의 소오스 라인 형성방법.
- 제 1 항에 있어서,상기 미반응 금속물질은 DI + H2O2 + NH4OH를 5 : 1 : 1로 혼합한 에천트를 이용한 습식 디핑에 의해 제거하는 것을 특징으로 하는 플래쉬 메모리 소자의 소오스 라인 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065052A KR100687370B1 (ko) | 1999-12-29 | 1999-12-29 | 플래쉬 메모리 소자의 소오스 라인 형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990065052A KR100687370B1 (ko) | 1999-12-29 | 1999-12-29 | 플래쉬 메모리 소자의 소오스 라인 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010065183A KR20010065183A (ko) | 2001-07-11 |
| KR100687370B1 true KR100687370B1 (ko) | 2007-02-26 |
Family
ID=19632258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990065052A KR100687370B1 (ko) | 1999-12-29 | 1999-12-29 | 플래쉬 메모리 소자의 소오스 라인 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100687370B1 (ko) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100701381B1 (ko) * | 2004-12-29 | 2007-03-28 | 동부일렉트로닉스 주식회사 | 자기 정렬 실리사이드를 이용한 소스 라인을 가지는플래쉬 메모리 및 그 형성 방법 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001687A (en) * | 1999-04-01 | 1999-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for forming self-aligned source in flash cell using SiN spacer as hard mask |
-
1999
- 1999-12-29 KR KR1019990065052A patent/KR100687370B1/ko not_active IP Right Cessation
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6001687A (en) * | 1999-04-01 | 1999-12-14 | Taiwan Semiconductor Manufacturing Company, Ltd. | Process for forming self-aligned source in flash cell using SiN spacer as hard mask |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010065183A (ko) | 2001-07-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100339024B1 (ko) | 플래쉬메모리장치의센스앰프회로 | |
| US7696048B2 (en) | Method of improving gate resistance in a memory array | |
| KR100368594B1 (ko) | 스플릿 게이트형 플래쉬 메모리소자 | |
| KR100694973B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100871754B1 (ko) | 반도체 메모리 소자의 제조 방법 | |
| KR100339025B1 (ko) | 플래쉬메모리셀의제조방법 | |
| US20070004127A1 (en) | Method of fabricating a transistor having the round corner recess channel structure | |
| US7473601B2 (en) | Method of fabricating flash memory device using sidewall process | |
| KR100465874B1 (ko) | 반도체 소자 제조방법 | |
| US6818505B2 (en) | Non-volatile semiconductor memory device and manufacturing method thereof | |
| KR100687370B1 (ko) | 플래쉬 메모리 소자의 소오스 라인 형성방법 | |
| US6372640B1 (en) | Method of locally forming metal silicide layers | |
| KR20020049929A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100543637B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100293640B1 (ko) | 플래쉬 이이피롬의 공통 소오스 라인 형성 방법 | |
| US6562680B1 (en) | Semiconductor device and method of manufacturing the same | |
| KR100538066B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| KR100376269B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| US5942782A (en) | Electrostatic protection component | |
| KR100486120B1 (ko) | Ｍｏｓ 트랜지스터의 형성 방법 | |
| US7316956B2 (en) | Method for fabricating semiconductor device and wire with silicide | |
| KR20040058989A (ko) | 플래시 메모리 소자의 제조 방법 | |
| KR100704132B1 (ko) | 자기 정렬 컨택트와 랜딩 패드 구조를 갖는 반도체 장치및 그 형성 방법 | |
| KR20070001590A (ko) | 반도체 소자의 리세스 게이트 형성방법 | |
| KR20000055596A (ko) | 폴리사이드 구조의 게이트 전극 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| J201 | Request for trial against refusal decision | ||
| AMND | Amendment | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110126 Year of fee payment: 5 |
|
| LAPS | Lapse due to unpaid annual fee |