KR100465874B1 - 반도체 소자 제조방법 - Google Patents

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Abstract

고집적화된 디램이나 디램과 로직이 머지(merge)된 MDL(Merged DRAM and Logic)의 선택적 실리사이데이션(silicidation)시 미스얼라인을 방지할 수 있도록 한 반도체 소자 제조방법이 개시된다. 반도체 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극의 양 측벽에 스페이서를 형성한 다음, 상기 게이트 전극 양 에지측의 기판 내부에 소오스·드레인용 액티브 영역을 형성하고, 상기 게이트 전극과 상기 스페이서를 포함한 기판 전면에 에치스토퍼를 형성한다. 상기 에치스토퍼 상에 절연막을 형성하고, 상기 게이트 전극 상의 에치스토퍼가 노출되도록 상기 절연막을 CMP 처리하여, 디램 셀 형성부의 액티브 영역 표면과 그 이외의 임의의 영역의 액티브 영역 표면에만 자기정합적으로 절연막을 잔존시킨다. 이어, 상기 결과물 상에 디램 셀 형성부를 한정하는 감광막 패턴을 형성하고, 이를 마스크로 이용하여 그 이외의 임의의 영역의 상기 잔존 절연막을 식각한 다음 감광막 패턴을 제거하고, 절연막이 잔존되지 않은 부분의 상기 에치스토퍼를 전면 식각한다. 이후, 디램 셀 형성부의 게이트 전극 표면 및 그 이외의 임의의 영역의 게이트 전극과 상기 액티브 영역 표면에 실리사이드막을 형성해 준다. 그 결과, SBL로 사용되는 절연막 식각시 크리티컬한 수준의 광식각 공정 없이도 공정 마진을 확보할 수 있게 되므로 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있게 된다.

Description

반도체 소자 제조방법
본 발명은 반도체 소자 제조방법에 관한 것으로, 보다 상세하게는 고집적화된 디램(DRAM)이나 디램과 로직(logic)이 머지(merge)된 MDL(Merged DRAM and Logic)의 선택적 실리사이드막 형성시 크리티컬(critical)한 수준의 광식각 공정 (photolithography) 적용없이도 미스얼라인으로 인해 야기되는 공정 불량을 막을 수 있도록 한 반도체 소자 제조방법에 관한 것이다.
반도체 소자의 고집적화가 진행됨에 따라 콘택의 사이즈가 작아지게 되고, 이에 따라 반도체 소자의 콘택 저항이 커지는 문제가 발생하게 되었다. 이를 방지하기 위하여 샐리사이드(salicide:self-aligned silicide) 공정이 개발되었고, 0.35㎛급의 로직 소자에서는 이미 적용이 시작되었다.
샐리사이드 형성시 일반적으로 이용되어 오던 저저항 금속의 대표적인 예로는 W-폴리사이드(W-polycide)를 들 수 있는데, 셀 게이트의 선폭이 0.2㎛ 이하로 좁아지는 기가-비트(giga-bit)급의 디램이나 고밀도 게이트 로직이 머지된 디램에서는 게이트 저항 문제로 인해 W-폴리사이드막 적용에 한계가 따르게 되어, 현재는 선택적인 실리사이드막 형성시 주로, TiSi나 CoSi 등의 저저항 금속 사용이 일반화되고 있는 추세이다.
이러한 샐리사이드 공정을 채용하여 반도체 소자를 제조할 경우, 반도체 소자의 전 영역에 걸쳐 실리사이드막을 형성할 경우에는 별 문제가 제기되지 않으나, 소자 특성상의 문제로 인해 선택적인 실리사이드막 형성이 필요한 경우에는 실리사이드 블로킹막(silicide blocking layer:이하, SBL이라 한다)을 특정 부위에만 남겨 주기 위하여 별도의 광식각 공정이 요구되므로, 공정 진행 자체가 복잡하고 까다롭다는 등의 문제가 제기되고 있다.
이것은 게이트 단차가 있는 상태에서 실리사이드막 형성부를 선택적으로 오픈시켜 주어야 하므로, SBL 식각시 미스얼라인으로 인한 공정 불량 발생을 억제하기 위하여 크리티컬(critical)한 수준의 광식각 공정이 요구될 뿐 아니라 공정 마진 확보에 많은 어려움이 따르기 때문에 발생되는 것으로, 현재는 이를 개선하기 위한 연구가 활발하게 진행되고 있다.
이를 도 1 내지 도 7에 제시된 종래 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도를 참조하여 제 6 단계로 구분하여 살펴보면 다음과 같다. 여기서는 일 예로서, 디램과 로직이 머지된 반도체 소자 제조에 있어서, 디램 셀 형성부의 액티브 영역에서의 실리사이드막 형성은 피하면서 로직 형성부의 게이트 전극과 액티브 영역, 그리고 디램 셀 형성부의 게이트 전극에는 실리사이드막을 형성해 주는 경우에 대하여 살펴본다. 상기 도면에서 A로 표시된 부분은 반도체 소자의 디램 셀 형성부를 나타내고, B로 표시된 부분은 반도체 소자의 로직 형성부를 나타낸다.
제 1 단계로서, 도 1에 도시된 바와 같이 게이트 절연막(미 도시)과 필드 산화막(12)이 구비된 반도체 기판(실리콘 기판)(10) 상에 폴리실리콘 재질의 게이트 전극(14)를 형성하고, 이를 마스크로 이용하여 기판(10) 상으로 저농도의 불순물을 이온주입하여 LDD(lightly doped drain)(미 도시)를 형성한다. 이어, 게이트 전극(14)의 양 측벽에 질화막이나 산화막 재질의 스페이서(spacer)(16)를 형성하고, 기판 상으로 고농도의 불순물을 이온주입하여 게이트 전극(14) 양 에지측의 기판(10) 내부에 소오스·드레인용 액티브 영역(미 도시)을 형성한다.
제 2 단계로서, 도 2에 도시된 바와 같이 상기 결과물 전면에 SBL로 사용되어질 중온 산화막(medium temperature oxide:이하, MTO라 한다) 재질의 절연막(18)을 형성한다. 여기서, MTO란 300 ~ 600℃의 온도 범위 내에서 성장된 산화막을 나타낸다.
제 3 단계로서, 도 3에 도시된 바와 같이 절연막(18) 상에 비반사코팅막(anti-reflective layer:이하, ARL이라 한다)(20)을 형성한다. 이와 같이, 절연막(18) 상에 ARL(20)을 형성해 준 것은 후속 광식각 공정을 진행할 때 U.V 광이 상기 절연막(18) 표면에서 난반사(diffused reflection)되는 현상이 발생되므로, ARL없이는 목적하는 절연막의 미세 패턴을 형성하기 어렵기 때문이다.
제 4 단계로서, 도 4에 도시된 바와 같이 ARL(20) 상에 감광막(22)을 형성하고, 광식각 공정을 이용하여 디램 셀 형성부(A)의 게이트 전극(14) 상측에 위치한 ARL(20)과 로직 형성부(B)의 ARL(20) 표면이 노출되도록 상기 감광막(22)을 선택식각한다.
제 5 단계로서, 도 5에 도시된 바와 같이 식각처리된 상기 감광막(22)을 마스크로 이용하여 ARL(20)과 절연막(18)을 순차적으로 식각한다.
제 6 단계로서, 도 6에 도시된 바와 같이 상기 결과물 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성하고, 열처리를 실시한다. 이때, ARL(20)과 절연막(18)이 제거된 영역에서는 실리콘과 고융점 금속이 반응되어져 저저항 금속인 실리사이드막(24)이 형성되는 반면, 절연막(18)이 남겨진 영역이나 측벽 스페이서(16)가 형성된 영역에서는 실리콘과 고융점 금속이 반응하지 못하여 고융점 금속이 미반응 금속으로 남게 된다. 이어, 미반응된 고융점 금속을 제거해 주므로써, 본 공정 진행을 완료한다.
그러나, 상기와 같이 반도체 소자의 선택적 실리사이드막 형성 공정을 진행할 경우에는 앞서 간략하게 언급된 바와 같이 다음과 같은 문제점이 발생된다.
로직 형성부(B)와 같이 실리사이드막이 전면 형성되는 영역에서는 문제가 발생되지 않으나, 디램 셀 형성부(A)와 같이 게이트 전극(14)의 표면에만 선택적으로 실리사이드막이 형성되는 영역에서는 미스얼라인으로 인해 게이트 전극(14) 위에 국부적으로 실리사이드막이 형성되지 않거나 혹은 액티브 영역인 소오스·드레인 영역에 국부적으로 실리사이드막이 형성되는 문제가 발생된다. 이러한 현상은 디램 셀의 고집적화로 인해 미세 패턴의 사이즈가 작아질 경우 더욱 심화되므로 이에 대한 개선책이 시급하게 요구되고 있다.
이에 본 발명의 목적은, SBL로 사용되는 절연막을 특정 부위에만 남겨 주기 위한 크리티컬한 수준의 광식각 공정 적용없이도 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있도록 하여, 반도체 소자의 선택적 실리사이드막 형성시 제품의 균일한 특성 확보가 가능하도록 한 반도체 소자 제조방법을 제공함에 있다.
상기 목적을 달성하기 위하여 본 발명에서는, 반도체 기판 상에 게이트 전극을 형성하는 공정과; 상기 게이트 전극의 양 측벽에 스페이서를 형성하는 공정과; 상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 공정과; 상기 게이트 전극과 상기 스페이서를 포함한 상기 기판 전면에 에치스토퍼를 형성하는 공정과; 상기 에치스토퍼 상에 절연막을 형성하는 공정과; 상기 게이트 전극 상의 상기 에치스토퍼가 노출되도록, 상기 절연막을 CMP 처리하여 디램 셀 형성부의 상기 액티브 영역 표면과 그 이외의 임의의 영역의 상기 액티브 영역 표면에만 자기정합적으로 상기 절연막을 잔존시키는 공정과; 상기 결과물 상에 디램 셀 형성부를 한정하는 감광막 패턴을 형성하고, 이를 마스크로 이용하여 그 이외의 임의의 영역의 상기 잔존 절연막을 식각한 다음, 상기 감광막 패턴을 제거하는 공정과; 상기 절연막이 잔존되지 않은 부분의 상기 에치스토퍼를 전면 식각하는 공정; 및 디램 셀 형성부의 상기 게이트 전극 표면 및 그 이외의 임의의 영역의 상기 게이트 전극과 상기 액티브 영역 표면에 실리사이드막을 형성하는 공정으로 이루어진 반도체 소자 제조방법이 제공된다.
상기와 같이 공정을 진행할 경우, SBL로 사용되는 절연막 식각시 크리티컬한 수준의 광식각 공정이 필요없을 뿐 아니라 종래의 경우에 비해 공정 마진 확보 측면에서 유리하여 자기 정합된 실리사이드막 형성시 미스얼라인으로 인해 공정 불량이 발생되는 것을 막을 수 있게 된다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명한다.
본 발명은 SBL로 사용되는 절연막을 특정 부분(예컨대, 디램 셀 형성부(A)의 게이트 전극 간의 액티브 영역)에만 남겨 주기 위한 크리티컬한 수준의 광식각 공정 적용없이도 실리사이드막을 자기 정합적으로 원하는 부위에만 선택적으로 형성할 수 있도록 하여, 디램 셀의 리프레쉬(refresh) 특성을 훼손하지 않으면서도 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있도록 하는데 주안점을 둔 기술이다.
이를 도 7 내지 도 11에 제시된 본 발명에 의한 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도를 참조하여, 제 5 단계로 구분하여 살펴보면 다음과 같다. 여기서는 일 예로서, 디램과 로직이 머지된 반도체 소자 제조에 있어서, 디램 셀 형성부의 액티브 영역에서의 실리사이드막 형성은 피하면서 로직 형성부의 게이트 전극과 액티브 영역, 그리고 디램 셀 형성부의 게이트 전극에는 실리사이드막을 형성해 주는 경우에 대하여 살펴본다. 상기 도면에서 A로 표시된 부분은 반도체 소자의 디램 셀 형성부를 나타내고, B로 표시된 부분은 반도체 소자의 로직 형성부를 나타낸다.
제 1 단계로서, 도 7에 도시된 바와 같이 게이트 절연막(미 도시)과 필드 산화막(102)이 구비된 반도체 기판(예컨대, 실리콘 기판)(100) 상에 폴리실리콘 재질의 게이트 전극(104)을 형성하고, 이를 마스크로 이용하여 기판(100) 상으로 저농도의 불순물을 이온주입하여 LDD(미 도시)를 형성한다. 이어, 게이트 전극(104)을 포함한 기판(100) 전면에 산화막이나 질화막 재질의 절연막을 형성한 다음, 이를 에치백하여 게이트 전극(104)의 양 측벽에 절연막 재질의 스페이서(106)를 형성한다. 그후, 게이트 전극(104)과 스페이서(106)를 마스크로 이용하여 기판(100) 상으로 고농도의 불순물을 이온주입하여 게이트 전극(104) 양 에지측의 기판(100) 내부에 소오스·드레인용 액티브 영역(미 도시)을 형성한다.
제 2 단계로서, 도 8에 도시된 바와 같이 게이트 전극(104)과 스페이서(106)를 포함한 기판(100) 전면에 질화막 재질의 에치스토퍼(108)를 형성하고, 그 위에 갭 필(gap fill) 특성이 우수한 CVD 산화막 재질의 절연막(110)을 형성한다. 이때, 상기 절연막(110)으로는 HDP(high density plasma) 산화막의 단층 구조나 "HDP 산화막/PE-TEOS 산화막"의 적층 구조가 이용된다.
제 3 단계로서, 도 9에 도시된 바와 같이 게이트 전극(104) 상의 에치스토퍼(108)가 노출될 때까지 상기 절연막(110)을 CMP 처리하여, 디램 셀 형성부(A)의 액티브 영역 표면과 로직 형성부(B)의 액티브 영역 표면에만 자기 정합적으로 SBL로 사용되어질 수백Å 이상의 절연막(110)이 잔존되도록 한다. 이때, 상기 필드 산화막(102) 상에 형성된 게이트 전극(104)은 다른 부분(예컨대, 활성영역)에 형성된 게이트 전극(104)보다 단차가 높으므로, CMP 과정에서 게이트 전극(104) 표면의 에치스토퍼(108)가 거의 다 제거되게 된다.
제 4 단계로서, 도 10에 도시된 바와 같이 상기 결과물 상에 디램 셀 형성부(A)를 한정하는 감광막 패턴(112)을 형성하고, 이를 마스크로 이용하여 그 이외의 임의의 영역(예컨대, 로직 형성부)의 잔존 절연막(110)을 제거한다. 이때, 잔존 절연막(110)은 랄(LAL)을 에천트로 이용한 습식식각 공정에 의해 제거된다.
제 5 단계로서, 도 11에 도시된 바와 같이 감광막 패턴(112)을 제거하고, 절연막(110)이 남겨진 부분을 제외한 영역의 에치스토퍼(108)를 식각하여 실리사이드막 형성부(예컨대, 디램 셀 형성부(A)의 게이트 전극 표면 및 로직 형성부(B)의 게이트 전극 표면과 액티브 영역 표면)를 노출시킨다. 이때, 에치스토퍼(108)는 건식식각 공정이나 RF(raido frequency) 식각 공정에 의해 식각된다. 이어, 게이트 전극(104)과 스페이서(106), 그리고 SBL로 이용되는 잔존 절연막(110)을 포함한 기판(100) 전면에 Co, Ti, Ni 재질의 고융점 금속을 형성하고, 열처리를 실시한다. 이때, 절연막(110)이 제거된 영역에서는 실리콘과 고융점 금속이 반응되어져 저저항 금속인 실리사이드막(114)이 형성되는 반면, 절연막(110)이 남겨진 영역이나 스페이서(106)가 형성된 영역에서는 실리콘과 고융점 금속이 반응하지 못하여 고융점 금속이 미반응 금속으로 남게 된다. 이어, 미반응된 고융점 금속을 황산을 이용하여 제거해 주므로써, 본 공정 진행을 완료한다.
이와 같이 공정을 진행할 경우, SBL로 사용되는 절연막(110)의 식각 공정이 CMP 공정에 의해 이루어지므로, 선택적 실리사이드막 형성시 크리티컬한 수준의 광식각 공정이 필요없을 뿐 아니라 기존의 경우에 비해 공정 마진 확보가 유리하여, 미스얼라인으로 인해 야기되는 공정 불량을 제거할 수 있게 된다. 또한, 이로 인해 수율향상을 기할 수 있게 되므로, 원가 절감 측면에서도 큰 효과를 얻을 수 있게 된다.
본 발명에서는 상기 공정의 이해를 돕기 위하여 편의상, 주변회로부나 입·출력단 등에서의 실리사이드막 형성에 관한 구체적인 언급을 피하였으나, 이 부분의 선택적 실리사이드막 형성시에도 상기 공정은 동일하게 적용된다.
이상에서 살펴본 바와 같이 본 발명에 의하면, SBL로 사용되는 절연막이 크리티컬한 수준의 광식각 공정이 아닌 에치스토퍼를 적용한 CMP 공정에 의해 식각되므로, 공정 마진 확보가 가능하게 되어 선택적 실리사이드막 형성시 미스얼라인으로 인해 야기되는 공정 불량(예컨대, 게이트 전극 위에 국부적으로 실리사이드막이 형성되지 않거나 혹은 액티브인 소오스, 드레인 영역에 국부적으로 실리사이드막이 형성되는 등의 불량)을 제거할 수 있게 되고, 또한 이로 인해 반도체 제품의 균일한 특성 확보가 가능하게 되므로 고신뢰성의 반도체 소자를 구현할 수 있게 된다.
도 1 내지 도 6은 종래 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도,
도 7 내지 도 11은 본 발명에 의한 반도체 소자의 선택적 실리사이드막 형성방법을 도시한 공정수순도이다.

Claims (10)

  1. 반도체 기판 상에 게이트 전극을 형성하는 공정과;
    상기 게이트 전극의 양 측벽에 스페이서를 형성하는 공정과;
    상기 게이트 전극 양 에지측의 상기 기판 내부에 소오스·드레인용 액티브 영역을 형성하는 공정과;
    상기 게이트 전극과 상기 스페이서를 포함한 상기 기판 전면에 에치스토퍼를 형성하는 공정과;
    상기 에치스토퍼 상에 절연막을 형성하는 공정과;
    상기 게이트 전극 상의 상기 에치스토퍼가 노출되도록, 상기 절연막을 CMP 처리하여 디램 셀 형성부의 상기 액티브 영역 표면과 그 이외의 임의의 영역의 상기 액티브 영역 표면에만 자기정합적으로 상기 절연막을 잔존시키는 공정과;
    상기 결과물 상에 디램 셀 형성부를 한정하는 감광막 패턴을 형성하고, 이를 마스크로 이용하여 그 이외의 임의의 영역의 상기 잔존 절연막을 식각한 다음, 상기 감광막 패턴을 제거하는 공정과;
    상기 절연막이 잔존되지 않은 부분의 상기 에치스토퍼를 전면 식각하는 공정; 및
    디램 셀 형성부의 상기 게이트 전극 표면 및 그 이외의 임의의 영역의 상기 게이트 전극과 상기 액티브 영역 표면에 실리사이드막을 형성하는 공정으로 이루어진 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1항에 있어서, 상기 절연막은 HDP 산화막의 단층 구조나 "HDP 산화막/PE-TEOS 산화막"의 적층 구조로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  3. 제 1항에 있어서, 상기 에치스토퍼는 질화막으로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  4. 제 1항에 있어서, 상기 잔존 절연막은 습식식각하는 것을 특징으로 하는 반도체 소자 제조방법.
  5. 제 4항에 있어서, 상기 습식식각은 랄(LAL)을 에천트로하여 실시하는 것을 특징으로 하는 반도체 소자 제조방법.
  6. 제 1항에 있어서, 상기 에치스토퍼는 건식식각 공정이나 RF 식각 공정으로 식각하는 것을 특징으로 하는 반도체 소자 제조방법.
  7. 제 1항에 있어서, 상기 실리사이드막은
    상기 게이트 전극과 상기 스페이서, 그리고 상기 잔존 절연막을 포함한 상기 기판 전면에 고융점 금속을 형성하고 이를 열처리하는 공정과;
    미반응된 상기 고융점 금속을 제거하는 공정을 거쳐 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  8. 제 7항에 있어서, 상기 고융점 금속은 Co, Ti, Ni중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자 제조방법.
  9. 제 7항에 있어서, 미반응된 상기 고융점 금속은 황산으로 제거하는 것을 특징으로 하는 반도체 소자 제조방법.
  10. 제 1항에 있어서, 상기 임의의 영역은 디램의 주변회로부나 로직 형성부인 것을 특징으로 하는 반도체 소자 제조방법.
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