KR20020050462A - 반도체 소자 및 그의 제조 방법 - Google Patents

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Abstract

본 발명은 셀 영역의 비트라인과 캐패시터의 연결층 표면과 주변 회로 영역의 콘택 부분에 금속 실리사이드층을 동시에 형성하여 공정 단순화시키고 반도체 소자의 동작 특성을 개선하는 반도체 소자 및 그의 제조 방법에 관한 것으로, 그 제조 방법은 셀 영역과 주변 회로 영역을 가지는 반도체 기판상에 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴 양측의 상기 반도체 기판내에 불순물 영역을 형성하는 단계; 상기 셀 영역의 상기 불순물 영역상에 전도성 플러그를 형성하는 단계; 상기 주변 회로 영역의 상기 불순물 영역과 상기 셀 영역의 전도성 플러그상에 금속 실리사이드층을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 소자 및 그의 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 특히 셀 영역의 비트라인과 캐패시터의 연결층 표면과 주변 회로 영역의 콘택 부분에 금속 실리사이드층을 동시에 형성하여 공정 단순화시키고 반도체 소자의 동작 특성을 개선하는 반도체 소자 및 그의 제조 방법에 관한 것이다.
반도체 소자의 집적화 및 고속 동작의 욕구를 만족시키기 위해 반도체 기판의 콘택 부분에 금속 실리사이드층을 형성한다.
특히 반도체 소자의 고속 동작의 필요성은 복합 디램(merged DRAM), 논리 소자(logic device), 멀티미디어 응용기술(mutimedia application)의 개발, 그리고 CPU와 디램(DRAM)과의 단일칩(single chip)을 구현하고자 하는 노력 등으로 급격히 증가하고 있다.
그리고 반도체 소자의 동작 특성을 개선하기 위해, 셀 영역에서 비트라인과 캐패시터의 연결층의 저항을 감소시켜주는 것이 필수적이지만, 셀 영역의 반도체 소자의 콘택 부분에 금속 실리사이드층을 형성하면 접합 누설 전류가 과다되어 동작 특성을 저해하는 요인으로 작용한다.
따라서 일반적으로 주변 회로 영역의 콘택 부분에만 금속 실리사이드층을 형성하고 셀 영역의 콘택 부분에는 설치하지 않는 추세이다.
이하 첨부된 도면을 참고하여 종래 기술의 반도체 소자의 제조 방법에 관하여 설명하면 다음과 같다.
도 1a내지 도 1f는 종래 기술의 반도체 소자의 제조 방법의 공정 단면도이다.
도 1a와 같이, 주변 회로 영역(2)와 셀 영역(3)을 가진 반도체 기판(1)상에 제 1 산화층(도면에 도시되지 않음)을 형성하고, 제 1 산화층(도면에 도시되지 않음)상에 제 1 질화층(도면에 도시되지 않음)을 형성한다.
이어서, 제 1 질화층상에 제 1 감광층(도면에 도시되지 않음)을 도포하고, 제1 감광층을 노광 및 현상하여 제 1 감광층 패턴(도면에 되시되지 않음)을 형성한다.
그리고, 제 1 감광층 패턴을 마스크로 사용하여 제 1 산화층과 제 1 질화층을 순차적으로 식각하고, 제 1 감광층 패턴을 제거한다. 계속해서 제 1 질화층을 마스크로 이용하고 반도체 기판(1)을 식각하여 트렌치를 형성하고, 제 1 산화층 및 제 1 질화층을 제거한 후, 트렌치를 포함한 반도체 기판(1)상에 절연층으로 제 2 산화층(도면에 도시되지 않음)을 적층하고, 에치백(etch back)을 실시하여, 트렌치 내에 제 2 산화층을 잔류시켜 격리 절연층(4)을 형성한다.
도 1b와 같이, 격리 절연층(4)을 포함한 반도체 기판(1)상에 게이트 절연층(도면에 도시되지 않음)을 형성하고, 게이트 절연층상에 제 1 다결정 실리콘층(5), 금속층으로 텅스텐층(6), 제 2 질화층(7), 그리고 제 3 산화층(8)을 순차로 형성하고, 제 3 산화층(8)상에 제 2 감광층(도면에 도시되지 않음)을 도포하고, 노광 및현상하여 제 2 감광층 패턴(도면에 도시되지 않음)을 형성한다.
이어서 제 2 감광층 패턴을 마스크로 하고, 제 1 다결정 실리콘층(5), 텅스텐층(6), 제 2 질화층(7), 그리고 제 3 산화층(8)을 순차로 식각하여 게이트 전극 패턴(9)을 형성한다.
도 1c와 같이, 게이트 전극 패턴(9)을 포함한 반도체 기판(1)상에 제 4 산화층(10)을 형성하고, 제 4 산화층(4)상에 제 3 감광층(도면에 도시되지 않음)을 도포하고, 제 3 감광층을 노광 및 현상하여 셀 영역(2)가 노출되는 제 3 감광층 패턴(도면에 도시되지 않음)을 형성한다.
그리고 셀 영역(2)의 제 4 산화층(10)을 이방성 식각하여, 셀 영역(1)의 게이트 전극 패턴(9)의 측벽에 제 1 측벽 스페이서(11)을 형성한다.
여기서 게이트 전극 패턴(9) 및 제 1 측벽 스페이서(11)의 형성 후에 각각 실시하는 불순물 이온 주입 공정의 설명은 생략하였다.
도 1d와 같이, 게이트 전극 패턴(9), 제 1 측벽 스페이서(11), 그리고 산화층(10)을 포함한 반도체 기판(1)상에 제 2 다결정 실리콘층(12)을 형성하고, 화학적 기계적 연마 공정을 이용하여 게이트 전극 패턴(9)의 제 3 산화층(8)이 노출될 때까지 식각하여, 게이트 전극 패턴(9)사이의 반도체 기판(1)상에 제 2 다결정 실리콘층(12)을 잔류시킨다.
도 1e와 같이, 게이트전극 패턴(9) 및 제 2 다결정 실리콘층(12)을 포함한 반도체 기판(1)상에 제 4 감광층(도면에 도시되지 않음)을 도포하고 노광 및 현상하여, 셀 영역(2)의 비트라인과 캐패시터의 연결부분에 4 감광층 패턴(도면에 도시되지 않음)을 형성한다.
이어서 제 4 감광층 패턴을 마스크로 하고 제 2 다결정 실리콘층(12)을 식각하여 다결정 실리콘 플러그(13)을 형성한다.
그리고 게이트 전극 패턴(9)을 포함한 반도체 기판(1)상에 제 5 산화층을 형성하고, 이방성 식각하여 주변 회로 영역(2)의 게이트 전극 패턴(9) 및 셀 영역(3)의 다결정 실리콘 플러그(13)의 측벽에 제 2 측벽 스페이서(14)을 형성한다.
계속해서 게이트 전극 패턴(9)을 포함한 반도체 기판(1)상에 평탄화를 위한 절연층으로 제 6 산화층(15)을 적층하고, 주변 회로 영역(2) 콘택 부분의 제 6 산화층(15)을 제거한다.
도 1f와 같이, 제 6 산화층(15) 및 주변 회로 영역(2)상에 금속층으로 Co층(도면에 도시하지 않음)을 증착하고 열처리을 실시한다.
열처리는 실리콘과 Co층을 반응시키기 위한 공정으로, 주변 회로 영역(2)의 반도체 기판(1)의 표면에 코발트 실리사인드층(16)이 형성된다.
이와 같은 종래 기술의 반도체 소자의 제조 방법은 다음과 같은 문제가 있다.
반도체 소자의 동작 특성을 개선하기 위해, 셀 영역에서 비트라인과 캐패시터의 연결층의 저항을 감소시켜주는 것이 필수적이지만, 셀 영역의 반도체 소자의 콘택 부분에 금속 실리사이드층을 형성하면 접합 누설 전류가 과다되어 동작 특성을 저해하는 요인으로 작용하여, 주변 회로 영역에만 금속 실리사이드층을 설치하여, 셀 영역의 반도체 소자의 동작 특성에 기여하지 못하는 문제가 있다.
본 발명은 이와 같은 종래 기술의 반도체 소자 및 그의 제조 방법의 문제을 해결하기 위한 것으로, 셀 영역의 비트라인과 캐패시터의 연결층 표면과 주변 회로 영역의 콘택 부분에 금속 실리사이드층을 동시에 형성하여 공정 단순화시키고 반도체 소자의 동작 특성을 개선하는 반도체 소자 및 그의 제조 방법을 제공하는 데 그 목적이 있다.
도 1a내지 도 1f는 종래 기술의 반도체 소자의 제조 방법의 공정 단면도
도 2a내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법에 대한 공정 단면도
도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 주변 회로 영역
23 : 셀 영역 24 : 격리 절연층
25 : 제 1 다결정 실리콘층 26 : 텅스텐층
27 : 제 2 질화층 28 : 제 3 산화층
29 : 게이트 전극 패턴 30 : 제 4 산화층
31 : 제 1 측벽 스페이서 32 : 제 2 다결정 실리콘층
33 : 다결정 실리콘 플러그 34 : 제 2 측벽 스페이서
35 : 코발트 실리사이드층
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자는 셀 영역과 주변 회로 영역을 가지는 반도체 기판; 상기 반도체 기판상의 게이트 전극; 상기 게이트 전극 양측의 상기 반도체 기판내의 불순물 영역; 상기 셀 영역의 불순물 영역상의 플러그; 상기 주변 회로 영역의 상기 불순물 영역과 상기 셀 영역의 플러그상의 금속 실리사이드층을 포함하여 구성되는 것을 특징으로 한다.
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 제조 방법은 셀 영역과 주변 회로 영역을 가지는 반도체 기판상에 게이트 전극 패턴을 형성하는 단계; 상기 게이트 전극 패턴 양측의 상기 반도체 기판내에 불순물 영역을 형성하는 단계; 상기 셀 영역의 상기 불순물 영역상에 전도성 플러그를 형성하는 단계; 상기 주변 회로 영역의 상기 불순물 영역과 상기 셀 영역의 전도성 플러그상에 금속 실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 소자 및 그의 제조 방법에 관하여 설명하면 다음과 같다.
도 2a내지 도 2g는 본 발명에 따른 반도체 소자의 제조 방법의 공정 단면도이다.
도 2a와 같이, 주변 회로 영역(22)와 셀 영역(23)을 가진 반도체 기판(21)상에 제 1 산화층(도면에 도시되지 않음)을 형성하고, 제 1 산화층(도면에 도시되지않음)상에 제 1 질화층(도면에 도시되지 않음)을 형성한다.
이어서, 제 1 질화층상에 제 1 감광층(도면에 도시되지 않음)을 도포하고, 제1 감광층을 노광 및 현상하여 제 1 감광층 패턴(도면에 되시되지 않음)을 형성한다.
그리고 제 1 감광층 패턴을 마스크로 사용하여 제 1 산화층과 제 1 질화층을 순차적으로 식각하고, 제 1 감광층 패턴을 제거한다. 계속해서 제 1 질화층을 마스크로 이용하고 반도체 기판(21)을 식각하여 트렌치를 형성하고, 제 1 산화층 및 제 1 질화층을 제거한 후, 트렌치를 포함한 반도체 기판(21)상에 절연층으로 제 2 산화층(도면에 도시되지 않음)을 적층하고, 에치백(etch back)을 실시하여, 트렌치 내에 제 2 산화층을 잔류시켜 격리 절연층(24)을 형성한다.
도 2b와 같이, 격리 절연층(24)을 포함한 반도체 기판(21)상에 게이트 절연층(도면에 도시되지 않음)을 형성하고, 게이트 절연층상에 제 1 다결정 실리콘층(25), 금속층으로 텅스텐층(26), 제 2 질화층(27), 그리고 제 3 산화층(28)을 순차로 형성하고, 제 3 산화층(28)상에 제 2 감광층(도면에 도시되지 않음)을 도포하고, 노광 및현상하여 제 2 감광층 패턴(도면에 도시되지 않음)을 형성한다.
이어서 제 2 감광층 패턴을 마스크로 하고, 제 1 다결정 실리콘층(25), 텅스텐층(26), 제 2 질화층(27), 그리고 제 3 산화층(28)을 순차로 식각하여 게이트 전극 패턴(29)을 형성한다.
도 2c와 같이, 게이트 전극 패턴(29)을 포함한 반도체 기판(21)상에 제 4 산화층(30)을 형성하고, 제 4 산화층(24)상에 제 3 감광층(도면에 도시되지 않음)을 도포하고, 제 3 감광층을 노광 및 현상하여 셀 영역(22)가 노출되는 제 3 감광층 패턴(도면에 도시되지 않음)을 형성한다.
그리고 셀 영역(22)의 제 4 산화층(30)을 이방성 식각하여, 셀 영역(21)의 게이트 전극 패턴(29)의 측벽에 제 1 측벽 스페이서(31)을 형성한다.
여기서 게이트 전극 패턴(29) 및 제 1 측벽 스페이서(31)의 형성 후에 각각 실시하는 불순물 이온 주입 공정의 설명은 생략하였다.
도 2d와 같이, 게이트 전극 패턴(29), 제 1 측벽 스페이서(31), 그리고 산화층(30)을 포함한 반도체 기판(21)상에 제 2 다결정 실리콘층(22)을 형성하고, 화학적 기계적 연마 공정을 이용하여 게이트 전극 패턴(29)의 제 3 산화층(28)이 노출될 때까지 식각하여, 게이트 전극 패턴(29)사이의 반도체 기판(21)상에 제 2 다결정 실리콘층(32)을 잔류시킨다.
도 2e와 같이, 게이트전극 패턴(29) 및 제 2 다결정 실리콘층(32)을 포함한 반도체 기판(21)상에 제 4 감광층(도면에 도시되지 않음)을 도포하고 노광 및 현상하여, 셀 영역(22)의 비트라인과 캐패시터의 연결부분에 4 감광층 패턴(도면에 도시되지 않음)을 형성한다.
이어서 제 4 감광층 패턴을 마스크로 하고 제 2 다결정 실리콘층(32)을 식각하여 다결정 실리콘 플러그(33)을 형성한다.
도 2f와 같이, 게이트 전극 패턴(29)을 포함한 반도체 기판(21)상에 제 5 산화층(도면에 도시되지 않음)을 형성하고, 이방성 식각하여 주변 회로 영역(22)의게이트 전극 패턴(29) 및 셀 영역(23)의 다결정 실리콘 플러그(33)의 측벽에 제 2 측벽 스페이서(34)을 형성한다.
도 2g와 같이, 게이트 전극 패턴(29) 및 다결정 실리콘 플러그(33)을 포함한 반도체 기판(21)상에 금속층으로 Co층(도면에 도시하지 않음)을 증착하고 열처리을 실시한다.
열처리는 실리콘과 Co층을 반응시키기 위한 공정으로, 셀 영역(23)의 다결정 실리콘 플러그(33)의 상부와 주변 회로 영역(22)의 반도체 기판(21)의 표면에 코발트 실리사인드층(35)가 형성된다. 그리고 Co층을 제거한다.
이와 같은 본 발명에 따른 반도체 소자 및 그의 제조 방법은 다음과 같은 효과가 있다.
셀 영역의 비트라인과 캐패시터의 연결층으로 사용하는 다결정 실리콘 플러그의 표면과 주변 회로 영역의 콘택 부분에 금속 실리사이드층을 동시에 형성함으로써, 셀 영역의 반도체 소자의 기생 저항의 감소 및 누설 전류를 방지하여 반도체 소자의 특성을 개선하고 공정을 단순화시키는 효과가 있다.

Claims (3)

  1. 셀 영역과 주변 회로 영역을 가지는 반도체 기판;
    상기 반도체 기판상의 게이트 전극
    상기 게이트 전극 양측의 상기 반도체 기판내의 불순물 영역;
    상기 셀 영역의 불순물 영역상의 플러그;
    상기 주변 회로 영역의 상기 불순물 영역과 상기 셀 영역의 플러그상의 금속 실리사이드층을 포함하여 구성되는 것을 특징으로 하는 반도체 소자.
  2. 셀 영역과 주변 회로 영역을 가지는 반도체 기판상에 게이트 전극 패턴을 형성하는 단계;
    상기 게이트 전극 패턴 양측의 상기 반도체 기판내에 불순물 영역을 형성하는 단계;
    상기 셀 영역의 상기 불순물 영역상에 전도성 플러그를 형성하는 단계;
    상기 주변 회로 영역의 상기 불순물 영역과 상기 셀 영역의 전도성 플러그상에 금속 실리사이드층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 1 항에 있어서, 상기 전도성 플러그는 다결정 실리콘층으로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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