KR20020058283A - 반도체 소자의 제조 방법 - Google Patents
반도체 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20020058283A KR20020058283A KR1020000086345A KR20000086345A KR20020058283A KR 20020058283 A KR20020058283 A KR 20020058283A KR 1020000086345 A KR1020000086345 A KR 1020000086345A KR 20000086345 A KR20000086345 A KR 20000086345A KR 20020058283 A KR20020058283 A KR 20020058283A
- Authority
- KR
- South Korea
- Prior art keywords
- layer
- region
- bit line
- line contact
- film
- Prior art date
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/488—Word lines
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀(Cell) 영역의 비트 라인(Bit line) 콘택홀과 주변 영역의 비트 라인 콘택홀을 동시에 형성하므로, 각각 형성하는 종래 기술보다 공정이 단순하여 제조 단가를 절감시키는 특징이 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 셀(Cell) 영역의 비트 라인(Bit line) 콘택홀과 주변 영역의 비트 라인 콘택홀을 동시에 형성하여 소자의 제조 단가를 절감시키는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자는 매년 집적도의 증가 추세를 보이고 있으며, 이러한 집적도의 증가는 소자 각각의 구성 요소 면적 및 크기의 감소를 수반하게 되어 여러 가지 공정상의 제약이 있다.
종래의 반도체 소자의 제조 방법은 도 1a에서와 같이, 주변 영역 중 PMOS가 형성될 영역과 NMOS가 형성될 영역 그리고 셀 영역이 각각 정의된 반도체 기판(11)상에 제 1 산화막, 제 1 다결정 실리콘층, 하드 마스크(Hard mask)층인 제 1 질화막(17) 및 제 1 감광막을 순차적으로 형성한 다음, 상기 제 1 감광막을 워드 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 질화막(17), 제 1 다결정 실리콘층 및 제 1 산화막을 선택 식각하여 게이트 산화막(13)과 워드 라인(15)을 형성한 후, 상기 제 1 감광막을 제거한다.
이어, 전면에 제 2 질화막(19)을 형성한다.
도 1b에서와 같이, 상기 제 2 질화막(19)상에 제 2 감광막(21)을 도포하고, 상기 제 2 감광막(21)을 상기 NMOS가 형성될 영역에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(21)을 마스크로 상기제 2 질화막(19)을 에치백(Etch back)하여 상기 워드 라인(15) 양측에 제 1 스페이서(23a)를 형성한다.
도 1c에서와 같이, 상기 제 2 감광막(21)을 제거하고, 전면에 제 3 감광막(25)을 도포한 다음, 상기 제 3 감광막(25)을 상기 PMOS가 형성될 영역에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막(25)을 마스크로 상기 제 2 질화막(19)을 에치백하여 상기 워드 라인(15) 양측에 제 2 스페이서(23b)를 형성한다.
도 1d에서와 같이, 상기 제 3 감광막(25)을 제거하고, 전면에 제 4 감광막(27)을 도포한 다음, 상기 제 4 감광막(27)을 상기 셀 영역에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 4 감광막(27)을 마스크로 상기 제 2 질화막(19)을 에치백하여 상기 워드 라인(15) 양측에 제 3 스페이서(23c)를 형성한다.
도 1e에서와 같이, 상기 제 4 감광막(27)을 제거하고, 전면에 제 1 층간 산화막(29)과 제 5 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 제 5 감광막을 셀 영역의 비트 라인 콘택 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 상기 제 1 층간 산화막(29)을 선택 식각한 후, 상기 제 5 감광막을 제거한다.
이어, 전면에 플러그 형성용 도전층을 형성하고, 상기 제 1 질화막(14)을 식각 종말점으로 상기 도전층과 제 1 층간 산화막(29)을 화학 기계 연마 방법으로 평탄 식각하여 플러그층(31)을 형성한다.
그리고, 상기 플러그층(31)을 포함한 전면에 제 2 층간 산화막(33)을 형성한다.
도 1f에서와 같이, 상기 제 2 층간 산화막(33)상에 제 6 감광막(35)을 도포하고, 상기 제 6 감광막(35)을 상기 플러그층(31) 상측에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 6 감광막(35)을 마스크로 상기 제 2 층간 산화막(33)을 선택 식각하여 셀 영역의 비트 라인용 콘택홀(37)을 형성한다.
도 1g에서와 같이, 상기 제 6 감광막(35)을 제거하고, 전면에 제 7 감광막(39)을 도포하고, 상기 제 7 감광막(39)을 상기 주변 영역의 비트 라인 콘택에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 7 감광막(39)을 마스크로 상기 제 2 층간 산화막(33)과 제 1 질화막(14)을 선택 식각하여 주변 영역의 비트 라인용 콘택홀(41)을 형성한다.
종래의 반도체 소자의 제조 방법은 셀 영역과 주변 영역과의 적층 구조 및 콘택홀 식각 타겟(Target)이 다르기 때문에 즉 셀 영역의 비트 라인 콘택홀은 플러그층 위에 형성되고 주변 영역의 비트 라인 콘택홀은 트랜지스터의 불순물 영역 또는 게이트 전극위에 형성되기 때문에 상기 셀 영역의 비트 라인 콘택홀과 주변 영역의 비트 라인 콘택홀 형성 공정시 각각 형성하므로 2번의 마스크 공정 및 식각 공정을 요하여 공정이 복잡하므로 소자 제조 단가가 증가하는 문제점이 있었다.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 셀 영역의 비트 라인 콘택홀과 주변 영역의 비트 라인 콘택홀을 동시에 형성하여 소자 제조 공정을 단순화시키는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래 기술에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
도 2a 내지 도 2f는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도
< 도면의 주요 부분에 대한 부호의 설명 >
11, 51 : 반도체 기판 13, 53 : 게이트 산화막
15, 55 : 워드 라인 17, 57 : 제 1 질화막
19, 59 : 제 2 질화막 21, 61 : 제 2 감광막
23a, 63a : 제 1 스페이서 23b, 63b : 제 2 스페이서
23c, 63c : 제 3 스페이서 25, 65 : 제 3 감광막
27, 67 : 제 4 감광막 29, 69 : 제 1 층간 산화막
31, 71 : 플러그층 33, 73 : 제 2 층간 산화막
35, 75 : 제 6 감광막 37 : 셀 영역의 비트 라인용 콘택홀
39 : 제 7 감광막 41 : 주변 영역의 비트 라인용 콘택홀
본 발명의 반도체 소자의 제조 방법은 주변 영역과 셀 영역이 정의된 반도체 기판상에 하드 마스크층을 구비한 워드 라인을 형성하는 단계, 상기 주변 영역의 워드 라인 측벽에 스페이서를 형성하고 상기 주변 영역의 하드 마스크층을 선택 식각하여 비트 라인 콘택 부위의 워드 라인을 노출시키는 단계, 상기 셀 영역의 워드 라인 측벽에 스페이서를 형성하는 단계, 상기 셀 영역의 비트 라인 콘택 부위의 워드 라인 사이에 플러그층을 형성하고 그 외의 워드 라인 사이에 제 1 층간 절연막을 형성하는 단계 및 상기 플러그층 상측의 셀 영역의 비트 라인용 콘택홀과 상기 워드 라인 상측의 주변 영역의 비트 라인용 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.
본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 도 2a에서와 같이, 주변 영역 중 PMOS가 형성될 영역과 NMOS가 형성될 영역 그리고 셀 영역이 각각 정의된 반도체 기판(51)상에 제 1 산화막, 제 1 다결정 실리콘층, 하드 마스크층인 제 1 질화막(57) 및 제 1 감광막을 순차적으로 형성한 다음, 상기 제 1 감광막을 워드 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 질화막(57), 제 1 다결정 실리콘층 및 제 1 산화막을 선택 식각하여 게이트 산화막(53)과 워드 라인(55)을 형성한 후, 상기 제 1 감광막을 제거한다.
이어, 전면에 제 2 질화막(59)을 형성한다.
도 2b에서와 같이, 상기 제 2 질화막(59)상에 제 2 감광막(61)을 도포하고, 상기 제 2 감광막(61)을 상기 NMOS가 형성될 영역과 상기 PMOS가 형성될 영역의 비트 라인 콘택에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 2 감광막(61)을 마스크로 상기 제 2 질화막(59)을 에치백하여 상기 워드 라인(55) 양측에 제 1 스페이서(63a)를 형성하고, 상기 PMOS가 형성될 영역의 제 1 질화막(57)을 선택 식각하여 상기 워드 라인(55)을 노출시킨다.
도 2c에서와 같이, 상기 제 2 감광막(61)을 제거하고, 전면에 제 3 감광막(65)을 도포한 다음, 상기 제 3 감광막(65)을 상기 PMOS가 형성될 영역과 NMOS가 형성될 영역의 비트 라인 콘택에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 3 감광막(65)을 마스크로 상기제 2 질화막(59)을 에치백하여 상기 워드 라인(55) 양측에 제 2 스페이서(63b)를 형성하고, 상기 NMOS가 형성될 영역의 제 1 질화막(57)을 선택 식각하여 상기 워드 라인(55)을 노출시킨다.
도 2d에서와 같이, 상기 제 3 감광막(65)을 제거하고, 전면에 제 4 감광막(67)을 도포한 다음, 상기 제 4 감광막(67)을 상기 셀 영역에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 4 감광막(67)을 마스크로 상기 제 2 질화막(59)을 에치백하여 상기 워드 라인(55) 양측에 제 3 스페이서(63c)를 형성한다.
도 2e에서와 같이, 상기 제 4 감광막(67)을 제거하고, 전면에 제 1 층간 산화막(69)과 제 5 감광막(도시하지 않음)을 순차적으로 형성한다.
그리고, 상기 제 5 감광막을 셀 영역의 비트 라인 콘택 부위에만 제거되도록 선택적으로 노광 및 현상한 다음, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 상기 제 1 층간 산화막(69)을 선택 식각한 후, 상기 제 5 감광막을 제거한다.
이어, 전면에 플러그 형성용 도전층을 형성하고, 상기 제 1 질화막(54)을 식각 종말점으로 상기 도전층과 제 1 층간 산화막(69)을 화학 기계 연마 방법으로 평탄 식각하여 플러그층(71)을 형성한다.
그리고, 상기 플러그층(71)을 포함한 전면에 제 2 층간 산화막(73)을 형성한다.
도 2f에서와 같이, 상기 제 2 층간 산화막(73)상에 제 6 감광막(75)을 도포하고, 상기 제 6 감광막(75)을 상기 플러그층(71) 상측과 주변 영역의 비트 라인 콘택에만 제거되도록 선택적으로 노광 및 현상한다.
그리고, 상기 선택적으로 노광 및 현상된 제 6 감광막(75)을 마스크로 상기 제 2 층간 산화막(73)을 선택 식각하여 셀 영역의 비트 라인용 콘택홀과 주변 영역의 비트 라인용 콘택홀을 동시에 형성한다.
그리고 후속 공정에 의해, 상기 제 6 감광막(75)을 제거한다.
본 발명의 반도체 소자의 제조 방법은 셀 영역의 비트 라인 콘택홀과 주변 영역의 비트 라인 콘택홀을 동시에 형성하므로, 각각 형성하는 종래 기술보다 공정이 단순하여 제조 단가를 절감시키는 효과가 있다.
Claims (1)
- 주변 영역과 셀 영역이 정의된 반도체 기판상에 하드 마스크층을 구비한 워드 라인을 형성하는 단계;상기 주변 영역의 워드 라인 측벽에 스페이서를 형성하고 상기 주변 영역의 하드 마스크층을 선택 식각하여 비트 라인 콘택 부위의 워드 라인을 노출시키는 단계;상기 셀 영역의 워드 라인 측벽에 스페이서를 형성하는 단계;상기 셀 영역의 비트 라인 콘택 부위의 워드 라인 사이에 플러그층을 형성하고 그 외의 워드 라인 사이에 제 1 층간 절연막을 형성하는 단계;상기 플러그층 상측의 셀 영역의 비트 라인용 콘택홀과 상기 워드 라인 상측의 주변 영역의 비트 라인용 콘택홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000086345A KR20020058283A (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000086345A KR20020058283A (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20020058283A true KR20020058283A (ko) | 2002-07-12 |
Family
ID=27689378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000086345A KR20020058283A (ko) | 2000-12-29 | 2000-12-29 | 반도체 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20020058283A (ko) |
-
2000
- 2000-12-29 KR KR1020000086345A patent/KR20020058283A/ko not_active Application Discontinuation
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR20010063761A (ko) | 반도체소자의 제조방법 | |
| KR100307556B1 (ko) | 반도체소자의 제조방법 | |
| KR100226778B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20020058283A (ko) | 반도체 소자의 제조 방법 | |
| KR20040048039A (ko) | 반도체 소자의 제조 방법 | |
| KR20000045437A (ko) | 반도체소자의 자기정렬적인 콘택 형성방법 | |
| KR100198637B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100223930B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100265853B1 (ko) | 반도체소자제조방법 | |
| KR100506050B1 (ko) | 반도체소자의 콘택 형성방법 | |
| KR20020058512A (ko) | 반도체 소자의 제조 방법 | |
| KR100398571B1 (ko) | 복합 반도체 소자의 제조방법 | |
| KR20040008600A (ko) | 반도체 메모리 소자의 콘택홀 형성방법 | |
| KR100386625B1 (ko) | 반도체 소자의 제조방법 | |
| KR100432893B1 (ko) | 반도체 소자의 제조 방법 | |
| KR20020002682A (ko) | 반도체 소자의 제조방법 | |
| KR100325460B1 (ko) | 비트 라인과 게이트용 도전막의 쇼트를 방지하기 위한반도체 소자의 제조방법 | |
| KR20000027639A (ko) | 반도체소자의 콘택 플러그 제조방법 | |
| JPH09181177A (ja) | 半導体素子の製造方法 | |
| KR20020049934A (ko) | 반도체 소자의 트랜지스터 제조 방법 | |
| KR20020050462A (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR20000051805A (ko) | 반도체 메모리 제조방법 | |
| KR20000051380A (ko) | 반도체 메모리 제조방법 | |
| KR20030002603A (ko) | 반도체소자의 형성방법 | |
| KR20040008489A (ko) | 반도체소자의 제조방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |