KR20020049934A - 반도체 소자의 트랜지스터 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 비정질 실리콘막을 패터닝한 후 절연막을 사이에 두고 이온 주입 공정을 실시하여 폴리실리콘막으로 변형시키고, 금속막을 증착한 후 이중 게이트 전극을 형성함으로써 폴리실리콘막의 식각률 차이에 의한 전극의 손상 및 잔류, 또는 기판의 손상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법이 제시된다.
Description
본 발명은 반도체 소자의 트랜지스터 제조 방법에 관한 것으로, 특히 비정질 실리콘막을 패터닝한 후 절연막을 사이에 두고 이온 주입 공정을 실시하여 폴리실리콘막으로 변형시키고, 금속막을 증착한 후 이중 게이트 전극을 형성함으로써 폴리실리콘막의 식각률 차이에 의한 전극의 손상 및 잔류, 또는 기판의 손상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 반도체 소자의 트랜지스터 제조 방법에 관한 것이다.
반도체 소자의 고집적화에 따라 그 디자인룰이 점차 작아지고 있다. 이에 따라 폴리실리콘과 텅스텐 또는 티타늄등의 금속 물질의 이중 게이트 구조를 적용하게 되었다. 뿐만 아니라 PMOS 트랜지스터의 채널을 매립 채널(buried channel)에서 표면 채널(surface channel)로 변환하여 사용하고 있다. 즉, 기존의 n형 폴리실리콘 게이트 구조를 n형 및 p형 폴리실리콘을 별도로 형성하고, 그 상부에 금속 물질을 증착하여 게이트를 형성하는 이중 게이트 전극을 형성하고 있다. 그럼, 종래의 이중 게이트 전극 형성 방법을 도 1(a) 내지 도 1(c)를 이용하여 설명하기로 한다.
도 1(a) 내지 도 1(c)는 종래의 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 1(a)를 참조하면, 반도체 기판(101) 상의 소정 영역에 소자 분리막(102)을 형성하여 액티브 영역과 필드 영역을 확정한다. 액티브 영역의 반도체 기판 (101)에 소정의 공정을 실시하여 NMOS 영역(A) 및 PMOS 영역(B)을 확정한다. 전체 구조 상부에 게이트 산화막(103) 및 비정질 폴리실리콘막(104)을 형성한다.
도 1(b)를 참조하면, 전체 구조 상부에 제 1 감광막(도시안됨)을 도포한 후 노광 및 현상 공정을 실시하여 NMOS 영역(A)만 노출시키도록 패터닝한다. 그리고, 제 1 감광막 패턴(도시안됨)을 마스크로 비정질 폴리실리콘막(104)에 n형 불순물 이온 주입 공정을 실시하여 제 1 폴리실리콘막(105)을 형성한다. 제 1 감광막 패턴(도시안됨)을 제거한 후 전체 구조 상부에 제 2 감광막(도시안됨)을 도포하고 노광 및 현상 공정을 실시하여 PMOS 영역(B)만 노출시키도록 패터닝한다. 그리고, 제 2 감광막 패턴(도시안됨)을 마스크로 p형 불순물 이온 주입 공정을 실시하여 제 2 폴리실리콘막(106)을 형성한다.
도 1(c)를 참조하면, 제 2 감광막 패턴(도시안됨)을 제거한 후 전체 구조 상부에 텅스텐 질화막(WN)(107), 텅스텐막(W)(108) 및 하드 마스크층(109)을 순차적으로 형성한다. 그리고, 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정으로 상기 구조물들을 식각하여 NMOS 영역(A) 및 PMOS 영역(B)에 각각 게이트 전극을 형성한다. 그리고, n형 및 p형 저농도 불순물 이온 주입 공정을 NMOS 영역(A) 및 PMOS 영역(B)에 각각 실시하여 반도체 기판(101) 상에 저농도 불순물 형성한다. 게이트 전극 측벽에 스페이서(110)를 형성한다. 이어서, n형 및 p형 고농도 불순물 이온 주입 공정을 NMOS 영역(A) 및 PMOS 영역(B)에 각각 실시하여 반도체 기판(101) 상에 고농도 불순물 영역을 형성한다. 이에 의해 저농도 및 고농도 불순물 영역으로 이루어진 LDD 구조의 제 1 및 제 2 접합 영역(111 및 112)이 형성된다.
그런데, 게이트 전극을 형성하기 위한 식각 공정에서 n형 불순물이 이온 주입된 제 1 폴리실리콘막의 측벽 부분이 손상되게 된다. 이는 이온 주입된 n형 불순물의 영향 때문이다. 또한, n형 불순물이 이온 주입된 제 1 폴리실리콘막과 p형 불순물이 이온 주입된 제 2 폴리실리콘막의 식각률이 달라 과도 식각될 경우 NMOS 영역의 반도체 기판이 손상된다. 한편, 제 1 폴리실리콘막을 타겟으로 식각 공정을 실시할 경우 제 2 폴리실리콘막이 잔류하게 된다. 이에 따라 이후 소오스 및 드레인 영역이 불안정하게 형성되어 소자의 신뢰성을 저하시킨다.
본 발명의 목적은 이중 게이트를 형성하기 위한 식각 공정에서 각 영역의 식각률이 달라 발생하는 문제점을 해결하기 위한 반도체 소자의 게이트 전극 형성 방법을 제공하는데 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법은 제 1 영역 및 제 2 영역이 확정된 반도체 기판 상부에 게이트 산화막 및 비정질 폴리실리콘막을 순차적으로 형성하는 단계와, 상기 비정질 폴리실리콘막 및 상기 게이트 산화막의 소정 영역을 패터닝하여 상기 제 1 영역 및 제 2 영역의 반도체 기판 상부에 잔류시키는 단계와, 상기 제 1 영역에 제 1 불순물 이온 주입 공정을 실시한 후 제 2 불순물 이온 주입 공정을 실시하여 제 1 저농도 불순물 영역을 형성하는 단계와, 상기 제 2 영역에 제 3 불순물 이온 주입 공정을 실시한 후 제 4 불순물 이온 주입 공정을 실시하여 제 2 저농도 불순물 영역을 형성하는 단계와, 전체 구조 상부에 절연막을 형성한 후 연마 공정을 실시하여 상기 제 1 영역 및 제 2 영역의 비정질 폴리실리콘막을 노출시키는 단계와, 상기 제 1 영역의 비정질 폴리실리콘막에 제 5 불순물 이온 주입 공정을 실시하여 제 1 폴리실리콘막으로 변형시키는 단계와, 상기 제 2 영역의 비정질 폴리실리콘막에 제 6 불순물 이온 주입 공정을 실시하여 제 2 폴리실리콘막으로 변형시키는 단계와, 전체 구조 상부에 텅스텐 질화막, 텅스텐막 및 하드 마스크층을 순차적으로 형성하는 단계와, 상기 하드 마스크층, 텅스텐막 및 텅스텐 질화막의 소정 영역을 식각하고, 계속적인 식각 공정으로 상기 절연막을 제거하여 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 측벽에 스페이서를 형성한 후 제 7 및 제 8 불순물 이온 주입 공정을 실시하여 상기 제 1 및 제 2 영역에 제 1 및 제 2 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(c)는 종래의 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 트랜지스터 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
101 및 201 : 반도체 기판102 및 202 : 소자 분리막
103 및 203 : 게이트 산화막104 및 204 : 비정질 폴리실리콘막
105 및 208 : 제 1 폴리실리콘막106 및 209 : 제 2 폴리실리콘막
107 및 210 : 텅스텐 질화막108 및 211 : 텅스텐막
109 및 212 : 하드 마스크층110 및 213 : 스페이서
111 및 214 : 제 1 접합 영역112 및 215 : 제 2 접합 영역
205 : 제 1 저농도 불순물 영역206 : 제 2 저농도 불순물 영역
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 도 2(c)는 본 발명에 따른 반도체 소자의 게이트 전극 형성 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.
도 2(a)를 참조하면, 반도체 기판(201) 상의 소정 영역에 소자 분리막(202)을 형성하여 액티브 영역과 필드 영역을 확정한다. 액티브 영역의 반도체 기판 (201)에 소정의 공정을 실시하여 NMOS 영역(A) 및 PMOS 영역(B)을 확정한다. 전체 구조 상부에 게이트 산화막(203) 및 비정질 폴리실리콘막(204)을 순차적으로 형성한다. 게이트 마스크를 이용한 리소그라피 공정 및 식각 공정을 실시하여 비정질 폴리실리콘막(204) 및 게이트 산화막(203)을 각각 패터닝하여 NMOS 영역(A) 및 PMOS 영역(B) 각각에 게이트 패턴을 형성한다. 그리고, 반도체 소자의 고집적화에 따라 유효 채널의 길이가 짧아지고, 그에 따라 누설 전류 특성 및 펀치(punch) 특성이 저하되는 것을 방지하기 위해 LDD 이온 주입 공정과 반대의 제 1 이온 주입 공정을 실시한다. 즉, NMOS 영역(A)만을 노출시키는 제 1 감광막 패턴(도시안됨)을 마스크로 p형 제 1 이온 주입 공정을 실시한다. 그리고, 저농도의 n형 불순물 이온 주입 공정을 실시하여 제 1 저농도 불순물 영역(205)을 형성한다. 또한, PMOS 영역(B)만을 노출시키는 제 2 감광막 패턴(도시안됨)을 마스크로 n형 제 1 이온 주입 공정을 실시한다. 그리고, 저농도의 p형 불순물 이온 주입 공정을 실시하여 제 2 저농도 불순물 영역(206)을 형성한다. 이때, 비정질 폴리실리콘막(204)에도 저농도 불순물 이온이 주입된다.
도 2(b)를 참조하면, 전체 구조 상부에 절연막(207)을 형성한 후 CMP 공정을 실시하여 게이트 패터닝된 비정질 폴리실리콘막(204)을 노출시킨다. 그리고, NMOS 영역(A)의 비정질 폴리실리콘막(204)에 n형 불순물 이온 주입 공정을 실시하여 제 1 폴리실리콘막(208)을 형성한다. 또한, PMOS 영역(B)의 비정질 폴리실리콘막(204)에 p형 불순물 이온 주입 공정을 실시하여 제 2 폴리실리콘막(209)을 형성한다.
도 2(c)를 참조하면, 전체 구조 상부에 텅스텐 질화막(210), 텅스텐막(211) 및 하드 마스크층(212)을 순차적으로 형성한다. 하드 마스크층(212) 상부에 감광막을 형성한 후 게이트 마스크를 이용한 노광 및 현상 공정을 실시하여 패터닝한다. 감광막 패턴을 마스크로 하드 마스크층(212), 텅스텐막(211) 및 텅스텐 질화막(210)을 식각하고, 계속적인 식각 공정으로 절연막(207)을 제거하여 반도체 기판(201)을 노출시킨다. 이에 의해 게이트 전극이 형성된다. 그리고, 게이트 전극 측벽에 스페이서(213)를 형성한 후 n형 및 p형 고농도 불순물 이온 주입 공정을 NMOS 영역(A) 및 PMOS 영역(B)에 각각 실시하여 반도체 기판(201) 상에 고농도 불순물 영역을 형성한다. 이에 의해 저농도 및 고농도 불순물 영역으로 이루어진 LDD 구조의 제 1 및 제 2 접합 영역(214 및 215)이 형성된다.
본 발명의 다른 실시 예로서, 종래의 폴리실리콘과 텅스텐의 이중 게이트 전극 사이의 간격이 게이트 전극의 높이 보다 작을 경우 누설 전류 특성 및 펀치 특성이 저하되는 것을 방지하기 위해 실시하는 제 1 이온 주입 공정은 30°이상이 각도를 유지하여 실시할 수 없었다. 그러나, 본 발명에서는 비정질 실리콘막을 패터닝한 후에 제 1 이온 주입 공정을 실시하기 때문에 상대적으로 높은 각도를 유지할 수 있다. 예로는 45°이상의 각도로도 이온 주입을 할 수 있다.
상술한 바와 같이 본 발명에 의하면 비정질 실리콘막을 패터닝한 후 절연막을 사이에 두고 이온 주입 공정을 실시하여 폴리실리콘막으로 변형시키고, 금속막을 증착한 후 이중 게이트 전극을 형성함으로써 폴리실리콘막의 식각률 차이에 의한 전극의 손상 및 잔류, 또는 기판의 손상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있다.
Claims (6)
- 제 1 영역 및 제 2 영역이 확정된 반도체 기판 상부에 게이트 산화막 및 비정질 폴리실리콘막을 순차적으로 형성하는 단계와,상기 비정질 폴리실리콘막 및 상기 게이트 산화막의 소정 영역을 패터닝하여 상기 제 1 영역 및 제 2 영역의 반도체 기판 상부에 잔류시키는 단계와,상기 제 1 영역에 제 1 불순물 이온 주입 공정을 실시한 후 제 2 불순물 이온 주입 공정을 실시하여 제 1 저농도 불순물 영역을 형성하는 단계와,상기 제 2 영역에 제 3 불순물 이온 주입 공정을 실시한 후 제 4 불순물 이온 주입 공정을 실시하여 제 2 저농도 불순물 영역을 형성하는 단계와,전체 구조 상부에 절연막을 형성한 후 연마 공정을 실시하여 상기 제 1 영역 및 제 2 영역의 비정질 폴리실리콘막을 노출시키는 단계와,상기 제 1 영역의 비정질 폴리실리콘막에 제 5 불순물 이온 주입 공정을 실시하여 제 1 폴리실리콘막으로 변형시키는 단계와,상기 제 2 영역의 비정질 폴리실리콘막에 제 6 불순물 이온 주입 공정을 실시하여 제 2 폴리실리콘막으로 변형시키는 단계와,전체 구조 상부에 텅스텐 질화막, 텅스텐막 및 하드 마스크층을 순차적으로 형성하는 단계와,상기 하드 마스크층, 텅스텐막 및 텅스텐 질화막의 소정 영역을 식각하고, 계속적인 식각 공정으로 상기 절연막을 제거하여 게이트 패턴을 형성하는 단계와,상기 게이트 패턴 측벽에 스페이서를 형성한 후 제 7 및 제 8 불순물 이온 주입 공정을 실시하여 상기 제 1 및 제 2 영역에 제 1 및 제 2 접합 영역을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 영역은 NMOS 영역이고, 상기 제 2 영역은 PMOS 영역인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 1 불순물 이온은 p형 불순물 이온이고, 상기 제 2 불순물 이온은 n형 불순물 이온인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 3 불순물 이온은 n형 불순물 이온이고, 상기 제 4 불순물 이온은 p형 불순물 이온인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 5 불순물 이온은 n형 불순물 이온이고, 상기 제 6 불순물 이온은 p형 불순물 이온인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
- 제 1 항에 있어서, 상기 제 7 불순물 이온은 n형 불순물 이온이고, 상기 제 8 불순물 이온은 p형 불순물 이온인 것을 특징으로 하는 반도체 소자의 트랜지스터 제조 방법.
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|---|---|---|---|---|
| KR100959241B1 (ko) * | 2002-12-23 | 2010-05-19 | 매그나칩 반도체 유한회사 | 반도체 소자의 제조 방법 |
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2000
- 2000-12-20 KR KR1020000079260A patent/KR20020049934A/ko not_active Application Discontinuation
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