KR100344825B1 - 반도체소자의 제조방법 - Google Patents
반도체소자의 제조방법 Download PDFInfo
- Publication number
- KR100344825B1 KR100344825B1 KR1019990050303A KR19990050303A KR100344825B1 KR 100344825 B1 KR100344825 B1 KR 100344825B1 KR 1019990050303 A KR1019990050303 A KR 1019990050303A KR 19990050303 A KR19990050303 A KR 19990050303A KR 100344825 B1 KR100344825 B1 KR 100344825B1
- Authority
- KR
- South Korea
- Prior art keywords
- film
- region
- forming
- oxide film
- gate
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 37
- 238000000034 method Methods 0.000 title claims abstract description 23
- 230000000903 blocking effect Effects 0.000 claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 19
- 238000005530 etching Methods 0.000 claims abstract description 6
- 230000003647 oxidation Effects 0.000 claims description 5
- 238000007254 oxidation reaction Methods 0.000 claims description 5
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 150000004767 nitrides Chemical class 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000004519 manufacturing process Methods 0.000 abstract description 16
- 238000002955 isolation Methods 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 5
- 150000002500 ions Chemical class 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 125000006850 spacer group Chemical group 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 230000003247 decreasing effect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000005416 organic matter Substances 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
- H01L21/0217—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material being a silicon nitride not containing oxygen, e.g. SixNy or SixByNz
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
산화막의 절연특성을 향상시켜서 제품의 수율을 높일 수 있는 반도체소자의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 반도체소자의 제조방법은 필드영역과 제 1, 제 2 액티브영역이 정의된 반도체기판의 필드영역에 필드절연막을 형성하는 공정, 상기 제 1, 제 2 액티브영역에 절연막을 형성하는 공정, 상기 절연막상에 블로킹막을 형성하는 공정, 상기 제 2 액티브영역의 블로킹막과 절연막을 식각하는 공정, 상기 제 1 액티브영역의 블로킹막을 제거하는 공정, 상기 제 1 액티브영역에 제 1 게이트절연막을 형성함과 동시에 제 2 액티브영역에 상기 제 1 게이트절연막보다 얇은 두께의 제 2 게이트절연막을 형성하는 공정, 상기 제 1, 제 2 액티브영역의 제 1, 제 2 게이트절연막 상에 각각 게이트전극을 형성하는 공정을 포함함을 특징으로 한다.
Description
본 발명은 반도체소자에 대한 것으로, 특히 듀얼(Dual) 게이트산화막을 갖는 반도체소자의 제조방법에 관한 것이다.
반도체의 VLSI 기술에서 액티브영역에서의 소자의 채널길이와 더불어 게이트전극과 반도체기판 사이의 절연막인 게이트산화막의 두께도 점차 작아지고 있다. 그러나 입력, 출력 회로나 높은 전압이 인가되는 소자에는 보다 두꺼운 절연막이 필요하다. 이와 같이 한 칩내에 소자의 역할에 따라서 게이트산화막의 두께를 얇게 형성하거나 두껍게 형성하여야 하는데, 특히 제조공정중 두꺼운 두께의 게이트산화막의 절연특성이 나빠지는 어려움이 발생하므로 이를 개선할 수 있는 방법이 연구 중이다.
첨부 도면을 참조하여 종래 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1f는 종래에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.
종래 반도체소자의 제조방법을 설명하기 전에 각 도면의 격리산화막(2)의 우측영역은 두꺼운 두께의 게이트산화막을 형성할 영역이고, 격리산화막(3)의 좌측영역은 우측영역 보다 두께가 얇은 게이트산화막을 형성할 영역이다. 이하 우측영역은 제 1 영역이라고 하고, 좌측영역은 제 2 영역이라고 한다.
먼저, 도 1a에 도시한 바와 같이 필드영역과 액티브영역이 정의된 반도체기판(1)의 필드영역에 트렌치를 형성한 후에 전면에 산화막을 증착한 후 반도체기판(1)과 평탄화를 이루도록 격리산화막(2)을 형성한다.
이후에 도 1b에 도시한 바와 같이 제 1, 제 2 영역의 반도체기판(1)의 액티브영역에 1차 열산화공정으로 100Å 두께의 산화막(3)을 성장시킨다.
그리고 도 1c에 도시한 바와 같이 산화막(3) 전면에 감광막(4)을 도포한 후에 노광 및 현상공정으로 제 1 영역에만 감광막(4)이 남도록 선택적으로 감광막(4)을 패터닝한다.
이후에 도 1d에 도시한 바와 같이 패터닝된 감광막(4)을 마스크로 제 2 영역의 산화막(3)을 제거하여 제 2 영역의 반도체기판(1)을 노출시킨다. 이후에 감광막(4)을 제거한다.
그리고 도 1e에 도시한 바와 같이 2차 열산화공정으로 제 1 영역에는 제 1 게이트산화막(3a)을 형성시키고, 제 2 영역에는 제 2 게이트산화막(5)을 형성시킨다.
이때 제 1 게이트산화막(3a)이 제 2 게이트산화막(5)보다 두께가 두껍다.
이후에 도 1f에 도시한 바와 같이 제 1, 제 2 영역의 반도체기판(1) 전면에 폴리실리콘층을 증착한 후에 게이트형성 마스크를 이용하여 제 1, 제 2 영역의 폴리실리콘층과 제 1, 제 2 게이트산화막(3a,5)을 식각하여서 제 1, 제 2 영역의 각 게이트산화막에 적층되는 게이트전극(6)을 형성한다.
그리고 각 게이트전극(6) 양측의 반도체기판(1)에 불순물이온을 주입해서 소오스/드레인 영역(7)을 형성한다.
이때 소오스/드레인 영역(7)은 도면에는 나타나 있지 않지만 LDD 구조를 이루도록 저농도의 소오스/드레인영역을 형성하고, 이후에 게이트전극(6) 양측에 측벽스페이서를 형성하고, 이후에 게이트전극(6)과 측벽스페이서 하부를 제외한 그 양측의 반도체기판(1)에 고농도의 소오스/드레인영역을 형성하여서 진행할 수 있다.
상기와 같은 종래 반도체소자의 제조방법은 다음과 같은 문제가 있다.
산화막상에 감광막을 직접 도포한 후에 포토공정을 진행할 때 감광막의 잔여 유기물이 산화막 내로 침투하여 트랩(trap)으로 작용하여 산화막의 절연 특성이 저하되는 문제가 있다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 산화막의 절연특성을 향상시켜서 제품의 수율을 높일 수 있는 반도체소자의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1f는 종래에 따른 반도체소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2h는 본 발명 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체기판 32 : 격리산화막
33 : 산화막 33a : 제 1 게이트산화막
34 : 블로킹막 35 : 감광막
36 : 제 2 게이트산화막 37 : 게이트전극
38 : 소오스/드레인 영역
상기와 같은 목적을 달성하기 위한 본 발명 반도체소자의 제조방법은 필드영역과 제 1, 제 2 액티브영역이 정의된 반도체기판의 필드영역에 필드절연막을 형성하는 공정, 상기 제 1, 제 2 액티브영역에 절연막을 형성하는 공정, 상기 절연막상에 블로킹막을 형성하는 공정, 상기 제 2 액티브영역의 블로킹막과 절연막을 식각하는 공정, 상기 제 1 액티브영역의 블로킹막을 제거하는 공정, 상기 제 1 액티브영역에 제 1 게이트절연막을 형성함과 동시에 제 2 액티브영역에 상기 제 1 게이트절연막보다 얇은 두께의 제 2 게이트절연막을 형성하는 공정, 상기 제 1, 제 2 액티브영역의 제 1, 제 2 게이트절연막 상에 각각 게이트전극을 형성하는 공정을 포함함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체소자의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2h는 본 발명 실시예에 따른 반도체소자의 제조방법을 나타낸 공정단면도이다.
본 발명 반도체소자의 제조방법을 설명하기 전에 각 도면의 격리산화막(32)의 우측영역은 두꺼운 두께의 게이트산화막을 형성할 영역이고, 격리산화막(33)의 좌측영역은 우측영역 보다 두께가 얇은 게이트산화막을 형성할 영역이다. 이하 우측영역은 제 1 영역이라고 하고, 좌측영역은 제 2 영역이라고 한다.
먼저, 도 2a에 도시한 바와 같이 필드영역과 액티브영역이 정의된 반도체기판(31)의 필드영역에 트렌치를 형성한 후에 전면에 산화막을 증착한 후 반도체기판(31)과 평탄화를 이루도록 격리산화막(32)을 형성한다. 이후에 도면에는 도시되지 않았지만 각 액티브영역에 문턱전압 조절이온을 주입한다.
이후에 도 2b에 도시한 바와 같이 제 1, 제 2 영역의 반도체기판(31)의 액티브영역에 1차 열산화공정으로 산화막(33)을 성장시킨다.
그리고 도 2c에 도시한 바와 같이 상기 산화막(33)상에 질화막(Nitride)으로 구성된 블로킹(blocking)막(34)을 증착한다.
이때 블로킹막(34)은 모빌 이온(Mobile Ion)의 블로킹 역할을 하는 것으로써, 유기성 물질인 감광막을 산화막상에 직접 도포한 후에 포토공정을 진행할 때 산화막이 감광막에 의해 손상되는 것을 보호하기 위한 역할을 하는 것으로, 산화막(33)과의 식각선택비가 높아 산화막(33)의 손실을 최소로 할 수 있는 막으로 형성한다.
예를 들어서 알맞은 물질로 실리콘질화막(Si3N4)을 들 수 있다.
그리고 도 2d에 도시한 바와 같이 블로킹막(34) 전면에 감광막(35)을 도포한 후에 노광 및 현상공정으로 제 1 영역에만 감광막(35)이 남도록 선택적으로 감광막(35)을 패터닝한다.
이후에 도 2e에 도시한 바와 같이 패터닝된 감광막(35)을 마스크로 제 2 영역의 블로킹막(34)과 산화막(33)을 식각하여 제 2 영역의 반도체기판(31)을 노출시킨다. 이때 건식각을 사용하면 1 스텝 식각으로 쉽게 블로킹막(34)과 산화막(33)을 동시에 식각할 수 있다.
그리고 도 2f에 도시한 바와 같이 제 1 영역의 블로킹막(34)은 H3PO4용매로 습식각하여 제거한다.
이후에 도 2g에 도시한 바와 같이 2차 열산화공정으로 제 1 영역에는 제 1 게이트산화막(33a)을 형성시키고, 제 2 영역에는 제 2 게이트산화막(36)을 형성시킨다.
이때 제 1 게이트산화막(33a)이 제 2 게이트산화막(36)보다 두께가 두껍다.
이후에 도 2h에 도시한 바와 같이 제 1, 제 2 영역의 반도체기판(31) 전면에 폴리실리콘층을 증착한 후에 게이트형성 마스크를 이용하여 제 1, 제 2 영역의 폴리실리콘층과 제 1, 제 2 게이트산화막(33a,36)을 식각하여서 제 1, 제 2 영역의 게이트산화막에 적층되는 게이트전극(37)을 형성한다.
그리고 각 게이트전극(37) 양측의 반도체기판(31)에 불순물이온을 주입해서소오스/드레인 영역(38)을 형성한다.
이때 소오스/드레인 영역(38)은 도면에는 나타나 있지 않지만 LDD 구조를 이루도록 저농도의 소오스/드레인영역을 형성하고, 이후에 게이트전극(37)양측에 측벽스페이서를 형성한 후에, 게이트전극(37)과 측벽스페이서 하부를 제외한 그 양측의 반도체기판(31)에 고농도의 소오스/드레인영역을 형성하는 공정을 통하여 진행할 수 있다.
상기와 같은 본 발명 반도체소자의 제조방법은 다음과 같은 효과가 있다.
첫째, 산화막과 감광막 사이에 블로킹막을 형성하므로써 차후의 공정진행시 게이트산화막이 오염되는 것을 방지하여 절연특성을 향상시켜서 제품의 수율을 높일 수 있다.둘째, 산화막과 블로킹막을 단일 공정으로 식각하므로 공정을 단순화할 수 있다.
Claims (3)
- 필드영역과 제 1, 제 2 액티브영역이 정의된 반도체기판의 필드영역에 필드절연막을 형성하는 공정,상기 제 1, 제 2 액티브영역에 절연막을 형성하는 공정,상기 절연막상에 블로킹막을 형성하는 공정,상기 제 2 액티브영역의 블로킹막과 절연막을 식각하는 공정,상기 제 1 액티브영역의 블로킹막을 제거하는 공정,상기 제 1 액티브영역에 제 1 게이트절연막을 형성함과 동시에 제 2 액티브영역에 상기 제 1 게이트절연막보다 얇은 두께의 제 2 게이트절연막을 형성하는 공정,상기 제 1, 제 2 액티브영역의 제 1, 제 2 게이트절연막 상에 각각 게이트전극을 형성하는 공정을 포함함을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 블로킹막은 질화막(Nitride)과 실리콘질화막(Si3N4)으로 형성함을 특징으로 하는 반도체소자의 제조방법.
- 제 1 항에 있어서, 상기 제 1, 제 2 게이트절연막은 열산화공정으로 형성함을 특징으로 하는 반도체소자의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990050303A KR100344825B1 (ko) | 1999-11-12 | 1999-11-12 | 반도체소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990050303A KR100344825B1 (ko) | 1999-11-12 | 1999-11-12 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010046508A KR20010046508A (ko) | 2001-06-15 |
| KR100344825B1 true KR100344825B1 (ko) | 2002-07-20 |
Family
ID=19619872
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990050303A KR100344825B1 (ko) | 1999-11-12 | 1999-11-12 | 반도체소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100344825B1 (ko) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100787311B1 (ko) * | 2001-12-31 | 2007-12-21 | 주식회사 하이닉스반도체 | 듀얼 게이트 산화막의 형성 방법 |
| KR100602109B1 (ko) * | 2002-07-30 | 2006-07-19 | 동부일렉트로닉스 주식회사 | 반도체 소자의 게이트산화막 형성 방법 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162861A (en) * | 1980-05-20 | 1981-12-15 | Nec Corp | Semiconductor integrated circuit device |
| JPH04154162A (ja) * | 1990-10-18 | 1992-05-27 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH06120453A (ja) * | 1992-10-08 | 1994-04-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH06302813A (ja) * | 1993-04-09 | 1994-10-28 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
| JPH08130250A (ja) * | 1994-09-05 | 1996-05-21 | Fuji Electric Co Ltd | Ｍｏｓ型集積回路装置の製造方法 |
-
1999
- 1999-11-12 KR KR1019990050303A patent/KR100344825B1/ko not_active IP Right Cessation
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162861A (en) * | 1980-05-20 | 1981-12-15 | Nec Corp | Semiconductor integrated circuit device |
| JPH04154162A (ja) * | 1990-10-18 | 1992-05-27 | Nec Corp | Ｍｏｓ型半導体装置の製造方法 |
| JPH06120453A (ja) * | 1992-10-08 | 1994-04-28 | Toshiba Corp | 半導体装置の製造方法 |
| JPH06302813A (ja) * | 1993-04-09 | 1994-10-28 | Citizen Watch Co Ltd | 半導体装置の製造方法 |
| JPH08130250A (ja) * | 1994-09-05 | 1996-05-21 | Fuji Electric Co Ltd | Ｍｏｓ型集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20010046508A (ko) | 2001-06-15 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100268894B1 (ko) | 플래쉬 메모리 소자의 제조방법 | |
| KR100344825B1 (ko) | 반도체소자의 제조방법 | |
| KR100399911B1 (ko) | 반도체 소자 및 그의 제조 방법 | |
| KR100321758B1 (ko) | 반도체소자의제조방법 | |
| KR100412143B1 (ko) | 삼중 게이트 산화막을 적용한 반도체 소자의 제조방법 | |
| KR100564432B1 (ko) | 트랜지스터 제조 방법 | |
| KR100807075B1 (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| KR100223920B1 (ko) | 반도체 소자의 제조 방법 | |
| KR100314151B1 (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100537273B1 (ko) | 반도체 소자 제조방법 | |
| KR100311502B1 (ko) | 반도체 소자 및 그 제조방법 | |
| KR100240096B1 (ko) | 반도체장치의 소자 제조방법 | |
| KR100477786B1 (ko) | 반도체소자의 콘택 형성 방법 | |
| KR20010011002A (ko) | 반도체소자의 트랜지스터 형성방법 | |
| KR100231731B1 (ko) | 반도체 소자의 제조방법 | |
| KR100800922B1 (ko) | 반도체 소자의 트랜지스터 제조방법 | |
| KR20030056607A (ko) | 반도체 소자의 제조 방법 | |
| KR20050118548A (ko) | 셀프 얼라인드 리세스 채널 ｍｏｓｆｅｔ 제조 방법 | |
| KR100485933B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| KR20030049352A (ko) | 반도체 소자의 제조 방법 | |
| KR20040003950A (ko) | 반도체 소자의 ｃｍｏｓ 트랜지스터 제조 방법 | |
| KR20040056433A (ko) | 반도체 소자의 제조 방법 | |
| KR20060004192A (ko) | 균일한 두께의 게이트 스페이서를 갖는 반도체 소자 및 그제조 방법 | |
| KR20000004532A (ko) | 반도체소자의 소자분리 산화막 제조방법 | |
| KR20020049934A (ko) | 반도체 소자의 트랜지스터 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20100624 Year of fee payment: 9 |
|
| LAPS | Lapse due to unpaid annual fee |