JPH06120453A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH06120453A JPH06120453A JP4270181A JP27018192A JPH06120453A JP H06120453 A JPH06120453 A JP H06120453A JP 4270181 A JP4270181 A JP 4270181A JP 27018192 A JP27018192 A JP 27018192A JP H06120453 A JPH06120453 A JP H06120453A
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Abstract
(57)【要約】 （修正有）
【構成】本発明の半導体装置の製造方法は、被酸化性膜
をマスクとして用い、第１のゲート酸化膜２０２を除去
し、続いて第２のゲート酸化膜を形成する際に同時に被
酸化性膜も酸化され、第１の領域Ｂ上では酸化された被
酸化性膜と第１のゲート酸化膜とが一体になって厚いゲ
ート酸化膜が、第２の領域Ａ上では第２のゲート酸化膜
による薄いゲート酸化膜とが形成される。 【効果】本発明の半導体装置の製造方法は、エッチング
むらやチャネル領域の汚染等を防止しつつ同一ウェーハ
上に複数の膜厚のゲート酸化膜をつくり分けることが可
能になる。
をマスクとして用い、第１のゲート酸化膜２０２を除去
し、続いて第２のゲート酸化膜を形成する際に同時に被
酸化性膜も酸化され、第１の領域Ｂ上では酸化された被
酸化性膜と第１のゲート酸化膜とが一体になって厚いゲ
ート酸化膜が、第２の領域Ａ上では第２のゲート酸化膜
による薄いゲート酸化膜とが形成される。 【効果】本発明の半導体装置の製造方法は、エッチング
むらやチャネル領域の汚染等を防止しつつ同一ウェーハ
上に複数の膜厚のゲート酸化膜をつくり分けることが可
能になる。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関する。特に異なった膜厚のゲート酸化膜を同一チップ
上に形成する半導体装置の製造方法に関する。
関する。特に異なった膜厚のゲート酸化膜を同一チップ
上に形成する半導体装置の製造方法に関する。
【０００２】
【従来の技術】不揮発性半導体記憶装置のなかでも電気
的にデータの書換及び消去が可能なものはＥＥＰＲＯＭ
と呼ばれ、現在のところＮＯＲ型とＮＡＮＤ型に分類さ
れる。ＮＯＲ型の多くは浮遊ゲート及びコントロールゲ
ートを積層したスタックセルを用い、書き込みはホット
キャリアによる浮遊ゲートへの電子の注入により行う。
一方、スタックセルを直列に接続した構成からなるＮＡ
ＮＤ型ＥＥＰＲＯＭはデータの書換及び消去にトンネル
酸化膜を介したＦＮトンネル電流を用いるため、書き込
み電流の利用効率が上述のＮＯＲ型よりも高く、低消費
電力であるため磁気ディスク代替用として期待されてい
る。このようなＮＡＮＤ型ＥＥＰＲＯＭはデータの書換
及び消去に高電圧（１０Ｖ〜２０Ｖ）を必要とし、ま
た、メモリセルへのデータの書き込みはＦＮトンネル電
流を用いる。従って、ゲート酸化膜の厚い（例えば２５
ｎｍ）高耐圧のトランジスタと、メモリセルに用いゲー
ト酸化膜にＦＮトンネル電流を流すためにゲート酸化膜
の薄い（例えば１０ｎｍ）トランジスタとを同一チップ
上につくり分ける必要がある。
的にデータの書換及び消去が可能なものはＥＥＰＲＯＭ
と呼ばれ、現在のところＮＯＲ型とＮＡＮＤ型に分類さ
れる。ＮＯＲ型の多くは浮遊ゲート及びコントロールゲ
ートを積層したスタックセルを用い、書き込みはホット
キャリアによる浮遊ゲートへの電子の注入により行う。
一方、スタックセルを直列に接続した構成からなるＮＡ
ＮＤ型ＥＥＰＲＯＭはデータの書換及び消去にトンネル
酸化膜を介したＦＮトンネル電流を用いるため、書き込
み電流の利用効率が上述のＮＯＲ型よりも高く、低消費
電力であるため磁気ディスク代替用として期待されてい
る。このようなＮＡＮＤ型ＥＥＰＲＯＭはデータの書換
及び消去に高電圧（１０Ｖ〜２０Ｖ）を必要とし、ま
た、メモリセルへのデータの書き込みはＦＮトンネル電
流を用いる。従って、ゲート酸化膜の厚い（例えば２５
ｎｍ）高耐圧のトランジスタと、メモリセルに用いゲー
ト酸化膜にＦＮトンネル電流を流すためにゲート酸化膜
の薄い（例えば１０ｎｍ）トランジスタとを同一チップ
上につくり分ける必要がある。
【０００３】同一ウェーハ上に複数の膜厚のゲート酸化
膜をつくり分けるには、従来はゲート酸化膜上に直接レ
ジストを塗布してこのレジストをマスクにゲート酸化膜
を除去する方法が用いられていた。これを［図７］〜
［図９］を参照して説明する。
膜をつくり分けるには、従来はゲート酸化膜上に直接レ
ジストを塗布してこのレジストをマスクにゲート酸化膜
を除去する方法が用いられていた。これを［図７］〜
［図９］を参照して説明する。
【０００４】［図７］に示すように、半導体基板１００
上の所定領域にＬＯＣＯＳ法（選択酸化法）によりフィ
ールド酸化膜１０１を形成し、続いて、薄いゲート酸化
膜を形成する予定の領域Ａと厚いゲート酸化膜を形成す
る予定の領域Ｂの半導体基板１００の表面に厚さ２５ｎ
ｍの第１のゲート酸化膜１０２を熱酸化により形成す
る。
上の所定領域にＬＯＣＯＳ法（選択酸化法）によりフィ
ールド酸化膜１０１を形成し、続いて、薄いゲート酸化
膜を形成する予定の領域Ａと厚いゲート酸化膜を形成す
る予定の領域Ｂの半導体基板１００の表面に厚さ２５ｎ
ｍの第１のゲート酸化膜１０２を熱酸化により形成す
る。
【０００５】続いて、［図８］に示すように、レジスト
１０３を塗布し領域Ａ上のみ選択的に除去する。さらに
レジスト１０３をマスクにして領域Ａ上のゲート酸化膜
をウエットエッチング法等により除去する。
１０３を塗布し領域Ａ上のみ選択的に除去する。さらに
レジスト１０３をマスクにして領域Ａ上のゲート酸化膜
をウエットエッチング法等により除去する。
【０００６】続いて、［図９］に示すように、レジスト
１０３を除去し、再度熱酸化により厚さ１０ｎｍの第２
のゲート酸化膜１０４を形成する。この時、半導体基板
１００が露出している領域Ａのみでなく領域Ｂも僅かに
酸化される。このようにして、同一ウェーハ上に膜厚の
異なる二つの２種類のゲート酸化膜を形成できる。
１０３を除去し、再度熱酸化により厚さ１０ｎｍの第２
のゲート酸化膜１０４を形成する。この時、半導体基板
１００が露出している領域Ａのみでなく領域Ｂも僅かに
酸化される。このようにして、同一ウェーハ上に膜厚の
異なる二つの２種類のゲート酸化膜を形成できる。
【０００７】しかし、この方法には種々の欠点がある。
レジストの膜厚は比較的厚いためにエッチング液がエッ
チング対象であるゲート酸化膜迄充分に回り込ないこと
によりエッチングむら、エッチング時にレジストをマス
クとして用いるため半導体基板のチャネル領域がレジス
トにより汚染されやすい等の問題点があった。
レジストの膜厚は比較的厚いためにエッチング液がエッ
チング対象であるゲート酸化膜迄充分に回り込ないこと
によりエッチングむら、エッチング時にレジストをマス
クとして用いるため半導体基板のチャネル領域がレジス
トにより汚染されやすい等の問題点があった。
【０００８】
【発明が解決しようとする課題】上述したように、従来
の同一ウェーハ上に複数の膜厚のゲート酸化膜をつくり
分ける方法には、エッチングむらやチャネル領域の汚染
等の欠点があった。本発明は、上記欠点を除去し、エッ
チングむらやチャネル領域の汚染等を防止した同一ウェ
ーハ上に複数の膜厚のゲート酸化膜をつくり分ける方法
を提供する。
の同一ウェーハ上に複数の膜厚のゲート酸化膜をつくり
分ける方法には、エッチングむらやチャネル領域の汚染
等の欠点があった。本発明は、上記欠点を除去し、エッ
チングむらやチャネル領域の汚染等を防止した同一ウェ
ーハ上に複数の膜厚のゲート酸化膜をつくり分ける方法
を提供する。
【０００９】
【課題を解決するための手段】上述した課題を解決する
ために、本発明では、半導体基板表面の第１の領域及び
第２の領域に異なる厚さのゲート酸化膜を形成する半導
体装置の製造方法において、前記第１の領域及び前記第
２の領域の前記半導体基板表面を酸化することにより第
１のゲート酸化膜を形成する第１の酸化工程と、前記第
２の領域以外の前記第１のゲート酸化膜上に被酸化性膜
を形成する工程と、前記被酸化性膜をマスクとして前記
第２の領域上の前記第１のゲート酸化膜を除去する工程
と、前記被酸化性膜を酸化し、これと同時に前記第２の
領域の前記半導体基板表面を酸化することにより第２の
ゲート酸化膜を形成する第２の酸化工程とを具備するこ
とを特徴とする半導体装置の製造方法を提供する。
ために、本発明では、半導体基板表面の第１の領域及び
第２の領域に異なる厚さのゲート酸化膜を形成する半導
体装置の製造方法において、前記第１の領域及び前記第
２の領域の前記半導体基板表面を酸化することにより第
１のゲート酸化膜を形成する第１の酸化工程と、前記第
２の領域以外の前記第１のゲート酸化膜上に被酸化性膜
を形成する工程と、前記被酸化性膜をマスクとして前記
第２の領域上の前記第１のゲート酸化膜を除去する工程
と、前記被酸化性膜を酸化し、これと同時に前記第２の
領域の前記半導体基板表面を酸化することにより第２の
ゲート酸化膜を形成する第２の酸化工程とを具備するこ
とを特徴とする半導体装置の製造方法を提供する。
【００１０】
【作用】本発明で提供する手段を用いると、被酸化性膜
をマスクとして用い、第１のゲート酸化膜を除去し、続
いて第２のゲート酸化膜を形成する際に同時に被酸化性
膜も酸化され、第１の領域上では酸化された被酸化性膜
と第１のゲート酸化膜とが一体になって厚いゲート酸化
膜が、第２の領域上では第２のゲート酸化膜による薄い
ゲート酸化膜とが形成される。
をマスクとして用い、第１のゲート酸化膜を除去し、続
いて第２のゲート酸化膜を形成する際に同時に被酸化性
膜も酸化され、第１の領域上では酸化された被酸化性膜
と第１のゲート酸化膜とが一体になって厚いゲート酸化
膜が、第２の領域上では第２のゲート酸化膜による薄い
ゲート酸化膜とが形成される。
【００１１】
【実施例】本発明の実施例を［図１］〜［図４］に示す
製造工程を参照して説明する。［図１］に示すように、
半導体基板２００上の所定領域にＬＯＣＯＳ法（選択酸
化法）により厚さ６００ｎｍ程度のフィールド酸化膜２
０１を形成し、続いて、薄いゲート酸化膜を形成する予
定の領域Ａと厚いゲート酸化膜を形成する予定の領域Ｂ
の半導体基板２００の表面に厚さ１５ｎｍの第１のゲー
ト酸化膜２０２を熱酸化により形成する。さらに続い
て、厚さ５ｎｍのポリシリコン薄膜２０７を減圧ＣＶＤ
法により形成する。このポリシリコン薄膜の形成条件
は、シラン０．２Ｔｏｒｒ、温度は５７５℃、堆積時間
は約１分である。
製造工程を参照して説明する。［図１］に示すように、
半導体基板２００上の所定領域にＬＯＣＯＳ法（選択酸
化法）により厚さ６００ｎｍ程度のフィールド酸化膜２
０１を形成し、続いて、薄いゲート酸化膜を形成する予
定の領域Ａと厚いゲート酸化膜を形成する予定の領域Ｂ
の半導体基板２００の表面に厚さ１５ｎｍの第１のゲー
ト酸化膜２０２を熱酸化により形成する。さらに続い
て、厚さ５ｎｍのポリシリコン薄膜２０７を減圧ＣＶＤ
法により形成する。このポリシリコン薄膜の形成条件
は、シラン０．２Ｔｏｒｒ、温度は５７５℃、堆積時間
は約１分である。
【００１２】続いて、［図２］に示すように、レジスト
２０３を塗布し領域Ａ上のみを選択的に除去する。さら
にレジスト２０３をマスクにして領域Ａ上のポリシリコ
ン薄膜２０７を除去する。ここで、このエッチングは下
層の第１のゲート酸化膜２０２と充分に選択比がとれる
方法、例えばウエットエッチングやＣＤＥ（ケミカルド
ライエッチング）等で行う。
２０３を塗布し領域Ａ上のみを選択的に除去する。さら
にレジスト２０３をマスクにして領域Ａ上のポリシリコ
ン薄膜２０７を除去する。ここで、このエッチングは下
層の第１のゲート酸化膜２０２と充分に選択比がとれる
方法、例えばウエットエッチングやＣＤＥ（ケミカルド
ライエッチング）等で行う。
【００１３】続いて、［図３］に示すように、レジスト
２０３を除去する。続いて、［図４］に示すように再度
熱酸化により厚さ１０ｎｍの第２のゲート酸化膜１０４
を形成する。この時、半導体基板１００が露出している
領域Ａの基板のみでなく領域Ｂではポリシリコン薄膜２
０７も酸化され、第１のゲート酸化膜２０２と一体とな
って、厚さ２５ｎｍのゲート酸化膜２０８が形成され
る。このようにして、同一ウェーハ上に膜厚の異なる二
つの２種類のゲート酸化膜を形成できる。
２０３を除去する。続いて、［図４］に示すように再度
熱酸化により厚さ１０ｎｍの第２のゲート酸化膜１０４
を形成する。この時、半導体基板１００が露出している
領域Ａの基板のみでなく領域Ｂではポリシリコン薄膜２
０７も酸化され、第１のゲート酸化膜２０２と一体とな
って、厚さ２５ｎｍのゲート酸化膜２０８が形成され
る。このようにして、同一ウェーハ上に膜厚の異なる二
つの２種類のゲート酸化膜を形成できる。
【００１４】以上説明したように、本願発明の構成を用
いると、第１のゲート酸化膜２０２をウエットエッチン
グするときにレジストを用いないため、エッチングむら
やエッチング残しが生じない。また、第１のゲート酸化
膜２０２をエッチングする際にはレジストが除去されて
いる状態であるためチャネル領域の汚染等の問題が生じ
ないという効果がある。
いると、第１のゲート酸化膜２０２をウエットエッチン
グするときにレジストを用いないため、エッチングむら
やエッチング残しが生じない。また、第１のゲート酸化
膜２０２をエッチングする際にはレジストが除去されて
いる状態であるためチャネル領域の汚染等の問題が生じ
ないという効果がある。
【００１５】ここで、本願発明はこの実施例のみに限定
されるものではなく、発明の主旨を逸脱しない範囲で種
々の変更が可能であることを注意しておく。例えば、ポ
リシリコン薄膜２０７の膜厚は、第２のゲート酸化膜の
半分以下で有れば良い。また、ポリシリコン膜の代わり
にアモルファスシリコン薄膜であってもよい。しかし、
ポリシリコン薄膜２０７を厚く形成し、第１のゲート酸
化膜のエッチングマスクとして用いた後に、このポリシ
リコン薄膜２０７を除去するという方法（通常のポリシ
リコンによるバッファ）はゲート酸化膜のエッチングに
は使えない。ポリシリコン薄膜を除去する際に基板の露
出部でもエッチングが進行してしまうからである。本願
発明の特徴は、マスクとして用いるポリシリコン薄膜を
薄く形成することにより酸化してゲート酸化膜の一部と
して用いることにあり、ポリシリコンによるバッファの
問題点を解決した。
されるものではなく、発明の主旨を逸脱しない範囲で種
々の変更が可能であることを注意しておく。例えば、ポ
リシリコン薄膜２０７の膜厚は、第２のゲート酸化膜の
半分以下で有れば良い。また、ポリシリコン膜の代わり
にアモルファスシリコン薄膜であってもよい。しかし、
ポリシリコン薄膜２０７を厚く形成し、第１のゲート酸
化膜のエッチングマスクとして用いた後に、このポリシ
リコン薄膜２０７を除去するという方法（通常のポリシ
リコンによるバッファ）はゲート酸化膜のエッチングに
は使えない。ポリシリコン薄膜を除去する際に基板の露
出部でもエッチングが進行してしまうからである。本願
発明の特徴は、マスクとして用いるポリシリコン薄膜を
薄く形成することにより酸化してゲート酸化膜の一部と
して用いることにあり、ポリシリコンによるバッファの
問題点を解決した。
【００１６】また、ポリシリコン薄膜などの被酸化性膜
の代わりに、窒化膜を使うことも考えられる。すなわ
ち、窒化膜を第１のゲート酸化膜のエッチングバッファ
として用いるものである。このようにすると、窒化膜の
誘電率が大きいためにエッチングバッファを除去せずに
でも次工程に進むことができる。しかし、厚い方のゲー
ト酸化膜が窒化膜と酸化膜との２層構造になり界面にト
ラップ準位が発生してＭＯＳトランジスタのしきい値が
変動する、基板にストレスを与える、ホワイトリボン効
果により後の工程で形成する膜厚が不均一になる等とい
う問題がある。一方本願発明の特徴はマスクとして用い
るポリシリコンは酸化され、ゲート酸化膜の一部として
機能するが第１のゲート酸化膜と同一の部材であるため
トラップ準位は発生せず、基板にストレスも与えない。
また、ホワイトリボン効果も生じない。
の代わりに、窒化膜を使うことも考えられる。すなわ
ち、窒化膜を第１のゲート酸化膜のエッチングバッファ
として用いるものである。このようにすると、窒化膜の
誘電率が大きいためにエッチングバッファを除去せずに
でも次工程に進むことができる。しかし、厚い方のゲー
ト酸化膜が窒化膜と酸化膜との２層構造になり界面にト
ラップ準位が発生してＭＯＳトランジスタのしきい値が
変動する、基板にストレスを与える、ホワイトリボン効
果により後の工程で形成する膜厚が不均一になる等とい
う問題がある。一方本願発明の特徴はマスクとして用い
るポリシリコンは酸化され、ゲート酸化膜の一部として
機能するが第１のゲート酸化膜と同一の部材であるため
トラップ準位は発生せず、基板にストレスも与えない。
また、ホワイトリボン効果も生じない。
【００１７】また、フィールド酸化膜が［図８］のよう
にエッチングされてしまうことが防げる。この結果、フ
ィールド反転電圧が低下するという問題も無くなる。さ
らに、このフィールド酸化膜のエッチングによる段差部
にゲート電極材料が残り（ＲＩＥ等により段差部に残り
やすい）、トランジスタ間や配線間のショートが生じる
ことも防げる。
にエッチングされてしまうことが防げる。この結果、フ
ィールド反転電圧が低下するという問題も無くなる。さ
らに、このフィールド酸化膜のエッチングによる段差部
にゲート電極材料が残り（ＲＩＥ等により段差部に残り
やすい）、トランジスタ間や配線間のショートが生じる
ことも防げる。
【００１８】［図５］に本願発明の一応用例であるＮＡ
ＮＤ型ＥＥＰＲＯＭの例を示す。すなわち、浮遊ゲート
３０４及び制御ゲート３０５を有し薄いトンネル酸化膜
３０２を用いたメモリセルトランジスタを数段直列にソ
ース・ドレイン領域３０６をそれぞれ（［図５］では４
段）接続し、さらにその両端にトンネル酸化膜よりもや
や厚いゲート酸化膜３０１を有する選択トランジスタＭ
ＯＳトランジスタを接続してメモリセルを構成してい
る。また、これらのメモリセルはＢＰＳＧ膜３０７等に
より覆われ、ダイレクトコンタクト３０９を介してアル
ミニウムからなるビット線３０８と接続されている。
ＮＤ型ＥＥＰＲＯＭの例を示す。すなわち、浮遊ゲート
３０４及び制御ゲート３０５を有し薄いトンネル酸化膜
３０２を用いたメモリセルトランジスタを数段直列にソ
ース・ドレイン領域３０６をそれぞれ（［図５］では４
段）接続し、さらにその両端にトンネル酸化膜よりもや
や厚いゲート酸化膜３０１を有する選択トランジスタＭ
ＯＳトランジスタを接続してメモリセルを構成してい
る。また、これらのメモリセルはＢＰＳＧ膜３０７等に
より覆われ、ダイレクトコンタクト３０９を介してアル
ミニウムからなるビット線３０８と接続されている。
【００１９】［図５］に示したＮＡＮＤ型ＥＥＰＲＯＭ
の製造方法は上述した実施例とほぼ同様である。すなわ
ち、メモリセルトランジスタ形成領域を領域Ａ、選択ト
ランジスタ形成領域を領域Ｂとし、両領域に第１のゲー
ト酸化膜を形成し、ポリシリコン薄膜を領域Ｂに形成
し、これをマスクに領域Ａの第１のゲート酸化膜を除去
し、第２のゲート酸化膜とポリシリコン薄膜の酸化を同
時に行う。続いて、ポリシリコンからなる浮遊ゲート、
絶縁膜、制御ゲートを形成し、ＢＰＳＧ膜で覆った後、
所定領域にビット線を形成する。
の製造方法は上述した実施例とほぼ同様である。すなわ
ち、メモリセルトランジスタ形成領域を領域Ａ、選択ト
ランジスタ形成領域を領域Ｂとし、両領域に第１のゲー
ト酸化膜を形成し、ポリシリコン薄膜を領域Ｂに形成
し、これをマスクに領域Ａの第１のゲート酸化膜を除去
し、第２のゲート酸化膜とポリシリコン薄膜の酸化を同
時に行う。続いて、ポリシリコンからなる浮遊ゲート、
絶縁膜、制御ゲートを形成し、ＢＰＳＧ膜で覆った後、
所定領域にビット線を形成する。
【００２０】上述の例は常に異なる膜厚のゲート酸化膜
が異なるＭＯＳトランジスタに用いられた例であるが、
本願発明はこれに限る必要はなく、［図６］に示すよう
に一つのＭＯＳトランジスタで２種類のゲート酸化膜を
用いても良い。［図６］に示した例は一つのメモリセル
で多値情報（例えば“１１”、“１０”、“０１”、
“００”の４種類）を記憶するマスクＲＯＭである。こ
のマスクＲＯＭのＡ領域及びＢ領域にイオン注入により
不純物を打ち分けて、実効的に複数の電流駆動能力を持
つトランジスタを並列に接続した構成にしている。
が異なるＭＯＳトランジスタに用いられた例であるが、
本願発明はこれに限る必要はなく、［図６］に示すよう
に一つのＭＯＳトランジスタで２種類のゲート酸化膜を
用いても良い。［図６］に示した例は一つのメモリセル
で多値情報（例えば“１１”、“１０”、“０１”、
“００”の４種類）を記憶するマスクＲＯＭである。こ
のマスクＲＯＭのＡ領域及びＢ領域にイオン注入により
不純物を打ち分けて、実効的に複数の電流駆動能力を持
つトランジスタを並列に接続した構成にしている。
【００２１】［図６］に示したマスクＲＯＭの製造方法
も上述した実施例とほぼ同様である。すなわち、Ａ、Ｂ
両領域に第１のゲート酸化膜を形成し、ポリシリコン薄
膜を領域Ｂに形成し、これをマスクに領域Ａの第１のゲ
ート酸化膜を除去し、第２のゲート酸化膜とポリシリコ
ン薄膜の酸化を同時に行う。
も上述した実施例とほぼ同様である。すなわち、Ａ、Ｂ
両領域に第１のゲート酸化膜を形成し、ポリシリコン薄
膜を領域Ｂに形成し、これをマスクに領域Ａの第１のゲ
ート酸化膜を除去し、第２のゲート酸化膜とポリシリコ
ン薄膜の酸化を同時に行う。
【００２２】
【発明の効果】本願発明を用いることにより、エッチン
グむらやチャネル領域の汚染等を防止しつつ同一ウェー
ハ上に複数の膜厚のゲート酸化膜をつくり分けることが
可能になる。
グむらやチャネル領域の汚染等を防止しつつ同一ウェー
ハ上に複数の膜厚のゲート酸化膜をつくり分けることが
可能になる。
【図１】本発明の実施例を表した断面図
【図２】本発明の実施例の表した断面図
【図３】本発明の実施例を表した断面図
【図４】本発明の実施例を表した断面図
【図５】本発明をＮＡＮＤ型ＥＥＰＲＯＭに用いた時の
断面図
断面図
【図６】本発明をマスクＲＯＭに用いた時の断面図
【図７】従来例を表した断面図
【図８】従来例を表した断面図
【図９】従来例を表した断面図
２００ 半導体基板 ２０１ フィールド酸化膜 ２０２ 第１のゲート酸化膜 ２０３ レジスト ２０７ ポリシリコン薄膜 ２０８ 厚いゲート酸化膜 ２０９ 第２のゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/792 Ｈ０１Ｌ 29/78 ３７１
Claims (1)
- 【請求項１】 半導体基板表面の第１の領域及び第２の
領域に異なる厚さのゲート酸化膜を形成する半導体装置
の製造方法において、 前記第１の領域及び前記第２の領域の前記半導体基板表
面を酸化することにより第１のゲート酸化膜を形成する
第１の酸化工程と、 前記第２の領域以外の前記第１のゲート酸化膜上に被酸
化性膜を形成する工程と、 前記被酸化性膜をマスクとして前記第２の領域上の前記
第１のゲート酸化膜を除去する工程と、 前記被酸化性膜を酸化し、これと同時に前記第２の領域
の前記半導体基板表面を酸化することにより第２のゲー
ト酸化膜を形成する第２の酸化工程とを具備することを
特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270181A JPH06120453A (ja) | 1992-10-08 | 1992-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4270181A JPH06120453A (ja) | 1992-10-08 | 1992-10-08 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06120453A true JPH06120453A (ja) | 1994-04-28 |
Family
ID=17482658
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4270181A Pending JPH06120453A (ja) | 1992-10-08 | 1992-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06120453A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5691217A (en) * | 1996-01-03 | 1997-11-25 | Micron Technology, Inc. | Semiconductor processing method of forming a pair of field effect transistors having different thickness gate dielectric layers |
| KR100344825B1 (ko) * | 1999-11-12 | 2002-07-20 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| JP2006237425A (ja) * | 2005-02-28 | 2006-09-07 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
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1992
- 1992-10-08 JP JP4270181A patent/JPH06120453A/ja active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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