JP3578243B2 - 不揮発性半導体記憶装置の製造方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本願の発明は、３層の絶縁膜によって電荷を蓄積する不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
図８、９は、ＭＯＮＯＳトランジスタでメモリセルが形成されている不揮発性半導体記憶装置の製造方法の一従来例を示している。この一従来例では、図８（ａ）に示す様に、Ｓｉ基板１１のメモリセルアレイ部１２及び周辺回路部１３等を含む全体に、ＬＯＣＯＳ法等で素子分離用のＳｉＯ2膜１４を選択的に形成する。
【０００３】
次に、図８（ｂ）に示す様に、メモリセルアレイ部１２のＳｉ基板１１にイオン注入等で不純物を導入して、閾値電圧の調整等のための不純物領域１５を形成する。そして、図８（ｃ）に示す様に、素子活性領域の表面にＳｉＯ2膜１６を形成し、図８（ｄ）に示す様に、ＣＶＤ法等でＳｉＮ膜１７を堆積させる。
【０００４】
次に、図８（ｅ）に示す様に、ＳｉＮ膜１７の表面を熱酸化してＳｉＯ2膜１８を形成して、ＳｉＯ2膜１６とＳｉＮ膜１７とＳｉＯ2膜１８とでＯＮＯ膜１９を形成する。そして、図９（ａ）に示す様に、多結晶Ｓｉ膜２１等を堆積させ、メモリセルアレイ部１２の多結晶Ｓｉ膜２１及びＯＮＯ膜１９をパターニングしてゲート電極を形成した後、図９（ｂ）に示す様に、メモリセルアレイ部１２以外の周辺回路部１３等からＯＮＯ膜１９を除去する。
【０００５】
次に、図９（ｃ）に示す様に、周辺回路部１３等のＳｉ基板１１にイオン注入等で不純物を導入して、閾値電圧の調整等のための不純物領域２２を形成し、周辺回路部１３等の素子活性領域の表面にゲート酸化膜としてのＳｉＯ2膜２３を形成する。そして、多結晶Ｓｉ膜２４等を堆積させ、周辺回路部１３等の多結晶Ｓｉ膜２４をパターニングしてゲート電極を形成する。
【０００６】
次に、図９（ｄ）に示す様に、ソース／ドレイン（図示せず）、層間絶縁膜２５、コンタクト孔２６及び引出電極２７を形成して、メモリセルアレイ部１２におけるＭＯＮＯＳトランジスタ２８と周辺回路部１３等におけるＭＯＳトランジスタ２９とを形成する。そして、更に、図示されてはいないが、層間絶縁膜や表面保護膜等を形成して、この不揮発性半導体記憶装置を完成させる。
【０００７】
ＭＯＮＯＳトランジスタ２８では、ＳｉＯ2膜１６とＳｉＮ膜１７との界面に存在するトラップや、ＳｉＮ膜１７とＳｉＯ2膜１８との界面に存在するトラップや、これらのＳｉＯ2膜１６、ＳｉＮ膜１７及びＳｉＯ2膜１８中に存在するトラップに、チャネル領域から導入された電荷が捕獲されて蓄積され、これによって閾値電圧がシフトすることによって、データが記憶される。
【０００８】
図６は、Ｎチャネル型のＭＯＮＯＳトランジスタ２８をＮＯＲ型の回路構成に集積化した不揮発性半導体記憶装置の等価回路を示している。このＮＯＲ型の不揮発性半導体記憶装置における例えばメモリセルＭ１の記憶データを読み出す場合は、ワード線ＷＬＡに正の電圧を印加し、メモリセルＭ１のＭＯＮＯＳトランジスタ２８の閾値電圧に対応してビット線ＢＬ１ａとビット線ＢＬ１ｂとの間に電流が流れるか否かを検知して、「１」または「０」の記憶データを判定する。
【０００９】
図７は、Ｎチャネル型のＭＯＮＯＳトランジスタ２８をＮＡＮＤ型の回路構成に集積化した不揮発性半導体記憶装置の等価回路を示している。このＮＡＮＤ型の不揮発性半導体記憶装置における記憶データの消去は、例えば図７の様に８個のメモリセルＭＮ１〜ＭＮ８から成るブロック毎にまとめて行われる。
【００１０】
即ち、記憶データを消去するためには、消去に十分な高電圧（Ｖpp）をブロック内の総てのワード線ＷＮ１〜ＷＮ８に印加すると共に、ビット線ＢＮ１ｂに正の電圧を印加する。この結果、総てのメモリセルＭＮ１〜ＭＮ８のＭＯＮＯＳトランジスタ２８においてチャネル領域からＯＮＯ膜１９へ電子が導入されて、これらのＭＯＮＯＳトランジスタ２８がエンハンスメント型つまりノーマリー・オフ型になる。
【００１１】
メモリセルＭＮ１〜ＭＮ８のうちの所望のメモリセルにデータを書き込むためには、当該メモリセルのワード線を０Ｖに固定し、記憶データによらずに他の総てのメモリセルのＭＯＮＯＳトランジスタ２８が導通する電圧（Ｖcc）を当該ワード線以外の総てのワード線に印加する。そして、書き込みたい「１」または「０」のデータに対応する電圧をビット線ＢＮ１ａに印加する。
【００１２】
例えば、書き込みたいデータが「１」の場合は、ビット線ＢＮ１ａにＶppを印加し、ＯＮＯ膜１９から電子を引き抜いて、つまりＯＮＯ膜１９に正孔を導入して、当該メモリセルのＭＯＮＯＳトランジスタ２８をデプレション型つまりノーマリー・オン型にする。
【００１３】
また、書き込みたいデータが「０」の場合は、ビット線ＢＮ１ａに（１／２）Ｖppを印加する。（１／２）Ｖppでは、ＯＮＯ膜１９から電子を引き抜かず、つまりＯＮＯ膜１９に正孔を導入しなくて、当該メモリセルのＭＯＮＯＳトランジスタ２８を消去状態のノーマリー・オフ型に維持する。
【００１４】
メモリセルＭＮ１〜ＭＮ８のうちの所望のメモリセルからデータを読み出すためには、当該メモリセルのワード線を０Ｖに固定し、それ以外の総てのワード線にＶccを印加する。そして、ビット線ＢＮ１ａに正の電圧を印加する。
【００１５】
この結果、読み出すべきメモリセル以外の総てのメモリセルが導通するので、選択したメモリセルのＭＯＮＯＳトランジスタ２８がノーマリー・オフ型かまたはノーマリー・オン型かによってビット線ＢＮ１ｂに電流が流れるか否かが決定され、この電流を検知して、「１」または「０」の記憶データを判定する。
【００１６】
【発明が解決しようとする課題】
ところで、図８、９に示した一従来例では、不揮発性半導体記憶装置が微細化されてメモリセル面積が縮小されると、ＳｉＯ2膜１６とＳｉＮ膜１７との界面及びＳｉＮ膜１７とＳｉＯ2膜１８との界面の面積が縮小され、これらのＳｉＯ2膜１６、ＳｉＮ膜１７及びＳｉＯ2膜１８の膜厚も薄膜化される。このため、ＯＮＯ膜１９による電荷蓄積量が減少してメモリセルの信号量が減少し、データ保持特性が劣化して信頼性が低下していた。
【００１７】
特に、不揮発性半導体記憶装置の信号であるＭＯＮＯＳトランジスタ２８の閾値電圧の変化に利用する電荷は、ＳｉＯ2膜１６とＳｉＮ膜１７との界面及びＳｉＮ膜１７とＳｉＯ2膜１８との界面に捕獲された電荷が支配的であり、メモリセル面積が縮小されるとこれらの界面の面積も直ちに縮小されるので、微細化によるメモリセル面積の縮小によって信頼性の低下が顕著に現れていた。
【００１８】
また、図６に示したＮＯＲ型の回路構成では、例えばメモリセルＭ１の記憶データを読み出すためにワード線ＷＬＡに正の電圧を印加すると、このワード線ＷＬＡはメモリセルＭ２のゲート電極にもなっているので、メモリセルＭ２のゲート電極と半導体基板との間にも電位差が生じて、このメモリセルＭ２が弱い書き込み状態になる。
【００１９】
このため、ＯＮＯ膜１９による電荷蓄積量が少ないと、メモリセルＭ１の読出動作中に、選択されていないメモリセルＭ２の記憶データが破壊されるという読出ディスターブを生じる可能性がある。そして、微細化によってＯＮＯ膜１９が薄膜化されると、ゲート電極から半導体基板への電界の影響が大きくなって、読出ディスターブに対する余裕が少なくなる。従って、図８、９に示した一従来例では、微細化に伴って読出ディスターブについての信頼性も低下していた。
【００２０】
【課題を解決するための手段】
請求項１の不揮発性半導体記憶装置の製造方法は、順次に積層されている第１、第２及び第３の絶縁膜が半導体層と電極との間に介装されており、前記第１、第２及び第３の絶縁膜によって電荷蓄積機能を有している不揮発性半導体記憶装置の製造方法において、前記半導体層上に前記第１の絶縁膜を形成する工程と、孤立したパターンの前記第２の絶縁膜を前記第１の絶縁膜上に形成する工程と、前記第１の絶縁膜上よりも前記孤立したパターンの第２の絶縁膜上に厚く、これら第１及び第２の絶縁膜上に前記第２の絶縁膜を再度形成する工程と、前記第２の絶縁膜の前記再度の形成の後に、この第２の絶縁膜上に前記第３の絶縁膜を形成する工程とを具備することを特徴としている。
【００２１】
請求項２の不揮発性半導体記憶装置の製造方法は、請求項１の不揮発性半導体記憶装置の製造方法において、化学的気相成長法による潜伏時間内の堆積によって、前記孤立したパターンである島状の前記第２の絶縁膜を前記第１の絶縁膜上に形成することを特徴としている。
【００２２】
請求項３の不揮発性半導体記憶装置の製造方法は、請求項１の不揮発性半導体記憶装置の製造方法において、前記第１の絶縁膜に柱状部を形成し、前記孤立したパターンである筒状の前記第２の絶縁膜を前記柱状部の側面に形成することを特徴としている。
【００２３】
請求項４の不揮発性半導体記憶装置の製造方法は、請求項１の不揮発性半導体記憶装置の製造方法において、化学的気相成長法による潜伏時間よりも長い時間の堆積によって、前記第１及び第２の絶縁膜上に前記第２の絶縁膜を形成することを特徴としている。
【００２４】
請求項５の不揮発性半導体記憶装置の製造方法は、請求項１の不揮発性半導体記憶装置の製造方法において、前記第１、第２及び第３の絶縁膜として夫々半導体酸化膜、半導体窒化膜及び半導体酸化膜を用いることを特徴としている。
【００２５】
本願の発明による不揮発性半導体記憶装置の製造方法では、孤立したパターンの第２の絶縁膜を第１の絶縁膜上に形成した後、第１の絶縁膜上よりも第２の絶縁膜上に厚く、これら第１及び第２の絶縁膜上に第２の絶縁膜を再度形成しているので、孤立したパターンを当初に形成した部分とその他の部分との段差が大きい第２の絶縁膜を形成することができる。
【００２６】
このため、少なくとも第２の絶縁膜と第３の絶縁膜との界面の少なくとも一部を半導体層の主面に対して垂直にすることができ、この界面を平面にする場合に比べて、メモリセルの単位面積当たりの第１〜第３の絶縁膜による電荷蓄積量を多くして信号量を多くすることができる。
【００２７】
【発明の実施の形態】
以下、ＭＯＮＯＳトランジスタでメモリセルが形成されている不揮発性半導体記憶装置の製造に適用した本願の発明の第１及び第２実施形態を、図１〜５を参照しながら説明する。
【００２８】
図１が、第１実施形態で製造した不揮発性半導体記憶装置を示している。この不揮発性半導体記憶装置の製造に際しても、図２（ａ）（ｂ）に示す様に、不純物領域１５を形成するまでは、図８、９に示した一従来例の場合と実質的に同様の工程を実行する。この第１実施形態では、その後、図２（ｃ）に示す様に、素子活性領域の表面にＳｉＯ2膜３１を形成する。
【００２９】
次に、図２（ｄ）に示す様に、ＣＶＤ法等でＳｉＮ膜３２を堆積させる。但し、ＣＶＤ法によるＳｉＮ膜３２の堆積に際しては、原料ガスを供給し始めてから実際に膜が成長し始めるまでの時間である潜伏時間内で処理を中止する。この結果、島状のＳｉＮ膜３２がＳｉＯ2膜１４、３１上に形成される。
【００３０】
次に、図２（ｅ）に示す様に、熱酸化を行って、ＳｉＮ膜３２に覆われていない部分のＳｉＯ2膜１４、３１の膜厚を厚くする。この時、ＳｉＮ膜３２の表面は殆ど酸化されず、ＳｉＯ2膜１４、３１の厚くなった膜厚分の２０分の１程度の膜厚のＳｉＯ2膜しかＳｉＮ膜３２の表面には形成されない。その後、図２（ｆ）に示す様に、ＳｉＮ膜３２の表面のＳｉＯ2膜のみが除去される時間のエッチングを行って、ＳｉＮ膜３２の表面を再び露出させる。
【００３１】
次に、図２（ｇ）に示す様に、今度は潜伏時間よりも長い時間のＣＶＤ法によって再びＳｉＮ膜３２を堆積させる。但し、ＳｉＮ膜上にＳｉＮ膜を堆積させる場合の潜伏時間よりもＳｉＯ2膜上にＳｉＮ膜を堆積させる場合の潜伏時間の方が長いので、ＳｉＯ2膜１４、３１上よりもＳｉＮ膜３２上に厚くＳｉＮ膜３２が堆積して、ＳｉＮ膜３２に段差が形成される。
【００３２】
次に、図３（ａ）に示す様に、ＳｉＮ膜３２の表面を熱酸化してＳｉＯ2膜３３を形成し、種々の方法でこのＳｉＯ2膜３３の表面を平坦化して、ＳｉＯ2膜３１とＳｉＮ膜３２とＳｉＯ2膜３３とでＯＮＯ膜３４を形成する。従って、このＯＮＯ膜３４では、ＳｉＯ2膜３１とＳｉＮ膜３２との界面及びＳｉＮ膜３２とＳｉＯ2膜３３との界面の両方が非平面である。
【００３３】
次に、図３（ｂ）〜（ｅ）に示す様に、再び、図８、９に示した一従来例の場合と実質的に同様の工程を実行して、メモリセルアレイ部１２におけるＭＯＮＯＳトランジスタ３５と周辺回路部１３等におけるＭＯＳトランジスタ２９とを有するこの不揮発性半導体記憶装置を完成させる。
【００３４】
図４、５が、第２実施形態の不揮発性半導体記憶装置の製造方法を示している。この不揮発性半導体記憶装置の製造に際しても、図４（ａ）（ｂ）に示す様に、不純物領域１５を形成するまでは、図８、９に示した一従来例の場合と実質的に同様の工程を実行する。この第２実施形態では、その後、図４（ｃ）に示す様に、一従来例におけるＳｉＯ2膜１６よりも厚いＳｉＯ2膜４１を素子活性領域の表面に形成する。
【００３５】
次に、図４（ｄ）に示す様に、ＭＯＮＯＳトランジスタのチャネル領域にすべき部分上のＳｉＯ2膜４１上にフォトレジスト（図示せず）を残し、このフォトレジストをマスクにしてＳｉＯ2膜４１を膜厚の途中までエッチングして、ＳｉＯ2膜４１に柱状部４１ａを形成する。
【００３６】
次に、図４（ｅ）に示す様に、ＣＶＤ法等でＳｉＮ膜４２を全面に堆積させ、ＳｉＮ膜４２の全面をエッチバックして、柱状部４１ａの側面に筒状のＳｉＮ膜４２を残す。その後、図４（ｆ）に示す様に、ＳｉＮ膜４２下以外の部分のＳｉＯ2膜４１をウエットエッチングで除去する。そして、図４（ｇ）に示す様に、熱酸化を行ってＳｉＮ膜４２下以外の素子活性領域の表面に再びＳｉＯ2膜４１を形成し、ＣＶＤ法等で再びＳｉＮ膜４２を全面に堆積させる。
【００３７】
次に、図５（ａ）に示す様に、ＳｉＮ膜４２の表面を熱酸化してＳｉＯ2膜４３を形成し、種々の方法でこのＳｉＯ2膜４３の表面を平坦化して、ＳｉＯ2膜４１とＳｉＮ膜４２とＳｉＯ2膜４３とでＯＮＯ膜４４を形成する。従って、このＯＮＯ膜４４では、ＳｉＮ膜４２とＳｉＯ2膜４３との界面が非平面である。
【００３８】
次に、図５（ｂ）〜（ｅ）に示す様に、再び、図８、９に示した一従来例の場合と実質的に同様の工程を実行して、メモリセルアレイ部１２におけるＭＯＮＯＳトランジスタ４５と周辺回路部１３等におけるＭＯＳトランジスタ２９とを有するこの不揮発性半導体記憶装置を完成させる。
【００３９】
なお、以上の説明からも明らかな様に、上述の第１及び第２実施形態におけるＭＯＮＯＳトランジスタ３５、４５の集積化には特に制限がなく、図６に示したＮＯＲ型及び図７に示したＮＡＮＤ型の何れの回路構成をも実現することができる。
【００４０】
また、上述の第１及び第２実施形態は、ＭＯＮＯＳトランジスタでメモリセルが形成されている不揮発性半導体記憶装置の製造に本願の発明を適用したものあるが、本願の発明は、ＭＯＮＯＳトランジスタ以外のトランジスタでメモリセルが形成されている不揮発性半導体記憶装置の製造にも適用することができる。
【００４１】
【発明の効果】
本願の発明による不揮発性半導体記憶装置の製造方法では、メモリセルの単位面積当たりの第１〜第３の絶縁膜による電荷蓄積量を多くして信号量を多くすることができるので、データ保持特性や読出ディスターブ等についての信頼性を低下させることなく微細化が可能であり、多値動作の実現可能性も高い不揮発性半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】本願の発明の第１実施形態で製造した不揮発性半導体記憶装置を示しており、（ａ）は側断面図、（ｂ）は（ａ）のＢ部の拡大側断面図である。
【図２】第１実施形態による不揮発性半導体記憶装置の製造方法の前半を工程順に示す側断面図である。
【図３】第１実施形態による不揮発性半導体記憶装置の製造方法の後半を工程順に示す側断面図である。
【図４】本願の発明の第２実施形態による不揮発性半導体記憶装置の製造方法の前半を工程順に示す側断面図である。
【図５】第２実施形態による不揮発性半導体記憶装置の製造方法の後半を工程順に示す側断面図である。
【図６】本願の発明を適用し得るＮＯＲ型不揮発性半導体記憶装置の等価回路図である。
【図７】本願の発明を適用し得るＮＡＮＤ型不揮発性半導体記憶装置の等価回路図である。
【図８】本願の発明の一従来例による不揮発性半導体記憶装置の製造方法の前半を工程順に示す側断面図である。
【図９】一従来例による不揮発性半導体記憶装置の製造方法の後半を工程順に示す側断面図である。
【符号の説明】
１１ Ｓｉ基板（半導体層）
２１ 多結晶Ｓｉ膜（電極）
３１ ＳｉＯ2膜（第１の絶縁膜）
３２ ＳｉＮ膜（第２の絶縁膜）
３３ ＳｉＯ2膜（第３の絶縁膜）
４１ ＳｉＯ2膜（第１の絶縁膜）
４１ａ 柱状部
４２ ＳｉＮ膜（第２の絶縁膜）
４３ ＳｉＯ2膜（第３の絶縁膜）
【発明の属する技術分野】
本願の発明は、３層の絶縁膜によって電荷を蓄積する不揮発性半導体記憶装置の製造方法に関するものである。
【０００２】
【従来の技術】
図８、９は、ＭＯＮＯＳトランジスタでメモリセルが形成されている不揮発性半導体記憶装置の製造方法の一従来例を示している。この一従来例では、図８（ａ）に示す様に、Ｓｉ基板１１のメモリセルアレイ部１２及び周辺回路部１３等を含む全体に、ＬＯＣＯＳ法等で素子分離用のＳｉＯ2膜１４を選択的に形成する。
【０００３】
次に、図８（ｂ）に示す様に、メモリセルアレイ部１２のＳｉ基板１１にイオン注入等で不純物を導入して、閾値電圧の調整等のための不純物領域１５を形成する。そして、図８（ｃ）に示す様に、素子活性領域の表面にＳｉＯ2膜１６を形成し、図８（ｄ）に示す様に、ＣＶＤ法等でＳｉＮ膜１７を堆積させる。
【０００４】
次に、図８（ｅ）に示す様に、ＳｉＮ膜１７の表面を熱酸化してＳｉＯ2膜１８を形成して、ＳｉＯ2膜１６とＳｉＮ膜１７とＳｉＯ2膜１８とでＯＮＯ膜１９を形成する。そして、図９（ａ）に示す様に、多結晶Ｓｉ膜２１等を堆積させ、メモリセルアレイ部１２の多結晶Ｓｉ膜２１及びＯＮＯ膜１９をパターニングしてゲート電極を形成した後、図９（ｂ）に示す様に、メモリセルアレイ部１２以外の周辺回路部１３等からＯＮＯ膜１９を除去する。
【０００５】
次に、図９（ｃ）に示す様に、周辺回路部１３等のＳｉ基板１１にイオン注入等で不純物を導入して、閾値電圧の調整等のための不純物領域２２を形成し、周辺回路部１３等の素子活性領域の表面にゲート酸化膜としてのＳｉＯ2膜２３を形成する。そして、多結晶Ｓｉ膜２４等を堆積させ、周辺回路部１３等の多結晶Ｓｉ膜２４をパターニングしてゲート電極を形成する。
【０００６】
次に、図９（ｄ）に示す様に、ソース／ドレイン（図示せず）、層間絶縁膜２５、コンタクト孔２６及び引出電極２７を形成して、メモリセルアレイ部１２におけるＭＯＮＯＳトランジスタ２８と周辺回路部１３等におけるＭＯＳトランジスタ２９とを形成する。そして、更に、図示されてはいないが、層間絶縁膜や表面保護膜等を形成して、この不揮発性半導体記憶装置を完成させる。
【０００７】
ＭＯＮＯＳトランジスタ２８では、ＳｉＯ2膜１６とＳｉＮ膜１７との界面に存在するトラップや、ＳｉＮ膜１７とＳｉＯ2膜１８との界面に存在するトラップや、これらのＳｉＯ2膜１６、ＳｉＮ膜１７及びＳｉＯ2膜１８中に存在するトラップに、チャネル領域から導入された電荷が捕獲されて蓄積され、これによって閾値電圧がシフトすることによって、データが記憶される。
【０００８】
図６は、Ｎチャネル型のＭＯＮＯＳトランジスタ２８をＮＯＲ型の回路構成に集積化した不揮発性半導体記憶装置の等価回路を示している。このＮＯＲ型の不揮発性半導体記憶装置における例えばメモリセルＭ１の記憶データを読み出す場合は、ワード線ＷＬＡに正の電圧を印加し、メモリセルＭ１のＭＯＮＯＳトランジスタ２８の閾値電圧に対応してビット線ＢＬ１ａとビット線ＢＬ１ｂとの間に電流が流れるか否かを検知して、「１」または「０」の記憶データを判定する。
【０００９】
図７は、Ｎチャネル型のＭＯＮＯＳトランジスタ２８をＮＡＮＤ型の回路構成に集積化した不揮発性半導体記憶装置の等価回路を示している。このＮＡＮＤ型の不揮発性半導体記憶装置における記憶データの消去は、例えば図７の様に８個のメモリセルＭＮ１〜ＭＮ８から成るブロック毎にまとめて行われる。
【００１０】
即ち、記憶データを消去するためには、消去に十分な高電圧（Ｖpp）をブロック内の総てのワード線ＷＮ１〜ＷＮ８に印加すると共に、ビット線ＢＮ１ｂに正の電圧を印加する。この結果、総てのメモリセルＭＮ１〜ＭＮ８のＭＯＮＯＳトランジスタ２８においてチャネル領域からＯＮＯ膜１９へ電子が導入されて、これらのＭＯＮＯＳトランジスタ２８がエンハンスメント型つまりノーマリー・オフ型になる。
【００１１】
メモリセルＭＮ１〜ＭＮ８のうちの所望のメモリセルにデータを書き込むためには、当該メモリセルのワード線を０Ｖに固定し、記憶データによらずに他の総てのメモリセルのＭＯＮＯＳトランジスタ２８が導通する電圧（Ｖcc）を当該ワード線以外の総てのワード線に印加する。そして、書き込みたい「１」または「０」のデータに対応する電圧をビット線ＢＮ１ａに印加する。
【００１２】
例えば、書き込みたいデータが「１」の場合は、ビット線ＢＮ１ａにＶppを印加し、ＯＮＯ膜１９から電子を引き抜いて、つまりＯＮＯ膜１９に正孔を導入して、当該メモリセルのＭＯＮＯＳトランジスタ２８をデプレション型つまりノーマリー・オン型にする。
【００１３】
また、書き込みたいデータが「０」の場合は、ビット線ＢＮ１ａに（１／２）Ｖppを印加する。（１／２）Ｖppでは、ＯＮＯ膜１９から電子を引き抜かず、つまりＯＮＯ膜１９に正孔を導入しなくて、当該メモリセルのＭＯＮＯＳトランジスタ２８を消去状態のノーマリー・オフ型に維持する。
【００１４】
メモリセルＭＮ１〜ＭＮ８のうちの所望のメモリセルからデータを読み出すためには、当該メモリセルのワード線を０Ｖに固定し、それ以外の総てのワード線にＶccを印加する。そして、ビット線ＢＮ１ａに正の電圧を印加する。
【００１５】
この結果、読み出すべきメモリセル以外の総てのメモリセルが導通するので、選択したメモリセルのＭＯＮＯＳトランジスタ２８がノーマリー・オフ型かまたはノーマリー・オン型かによってビット線ＢＮ１ｂに電流が流れるか否かが決定され、この電流を検知して、「１」または「０」の記憶データを判定する。
【００１６】
【発明が解決しようとする課題】
ところで、図８、９に示した一従来例では、不揮発性半導体記憶装置が微細化されてメモリセル面積が縮小されると、ＳｉＯ2膜１６とＳｉＮ膜１７との界面及びＳｉＮ膜１７とＳｉＯ2膜１８との界面の面積が縮小され、これらのＳｉＯ2膜１６、ＳｉＮ膜１７及びＳｉＯ2膜１８の膜厚も薄膜化される。このため、ＯＮＯ膜１９による電荷蓄積量が減少してメモリセルの信号量が減少し、データ保持特性が劣化して信頼性が低下していた。
【００１７】
特に、不揮発性半導体記憶装置の信号であるＭＯＮＯＳトランジスタ２８の閾値電圧の変化に利用する電荷は、ＳｉＯ2膜１６とＳｉＮ膜１７との界面及びＳｉＮ膜１７とＳｉＯ2膜１８との界面に捕獲された電荷が支配的であり、メモリセル面積が縮小されるとこれらの界面の面積も直ちに縮小されるので、微細化によるメモリセル面積の縮小によって信頼性の低下が顕著に現れていた。
【００１８】
また、図６に示したＮＯＲ型の回路構成では、例えばメモリセルＭ１の記憶データを読み出すためにワード線ＷＬＡに正の電圧を印加すると、このワード線ＷＬＡはメモリセルＭ２のゲート電極にもなっているので、メモリセルＭ２のゲート電極と半導体基板との間にも電位差が生じて、このメモリセルＭ２が弱い書き込み状態になる。
【００１９】
このため、ＯＮＯ膜１９による電荷蓄積量が少ないと、メモリセルＭ１の読出動作中に、選択されていないメモリセルＭ２の記憶データが破壊されるという読出ディスターブを生じる可能性がある。そして、微細化によってＯＮＯ膜１９が薄膜化されると、ゲート電極から半導体基板への電界の影響が大きくなって、読出ディスターブに対する余裕が少なくなる。従って、図８、９に示した一従来例では、微細化に伴って読出ディスターブについての信頼性も低下していた。
【００２０】
【課題を解決するための手段】
請求項１の不揮発性半導体記憶装置の製造方法は、順次に積層されている第１、第２及び第３の絶縁膜が半導体層と電極との間に介装されており、前記第１、第２及び第３の絶縁膜によって電荷蓄積機能を有している不揮発性半導体記憶装置の製造方法において、前記半導体層上に前記第１の絶縁膜を形成する工程と、孤立したパターンの前記第２の絶縁膜を前記第１の絶縁膜上に形成する工程と、前記第１の絶縁膜上よりも前記孤立したパターンの第２の絶縁膜上に厚く、これら第１及び第２の絶縁膜上に前記第２の絶縁膜を再度形成する工程と、前記第２の絶縁膜の前記再度の形成の後に、この第２の絶縁膜上に前記第３の絶縁膜を形成する工程とを具備することを特徴としている。
【００２１】
請求項２の不揮発性半導体記憶装置の製造方法は、請求項１の不揮発性半導体記憶装置の製造方法において、化学的気相成長法による潜伏時間内の堆積によって、前記孤立したパターンである島状の前記第２の絶縁膜を前記第１の絶縁膜上に形成することを特徴としている。
【００２２】
請求項３の不揮発性半導体記憶装置の製造方法は、請求項１の不揮発性半導体記憶装置の製造方法において、前記第１の絶縁膜に柱状部を形成し、前記孤立したパターンである筒状の前記第２の絶縁膜を前記柱状部の側面に形成することを特徴としている。
【００２３】
請求項４の不揮発性半導体記憶装置の製造方法は、請求項１の不揮発性半導体記憶装置の製造方法において、化学的気相成長法による潜伏時間よりも長い時間の堆積によって、前記第１及び第２の絶縁膜上に前記第２の絶縁膜を形成することを特徴としている。
【００２４】
請求項５の不揮発性半導体記憶装置の製造方法は、請求項１の不揮発性半導体記憶装置の製造方法において、前記第１、第２及び第３の絶縁膜として夫々半導体酸化膜、半導体窒化膜及び半導体酸化膜を用いることを特徴としている。
【００２５】
本願の発明による不揮発性半導体記憶装置の製造方法では、孤立したパターンの第２の絶縁膜を第１の絶縁膜上に形成した後、第１の絶縁膜上よりも第２の絶縁膜上に厚く、これら第１及び第２の絶縁膜上に第２の絶縁膜を再度形成しているので、孤立したパターンを当初に形成した部分とその他の部分との段差が大きい第２の絶縁膜を形成することができる。
【００２６】
このため、少なくとも第２の絶縁膜と第３の絶縁膜との界面の少なくとも一部を半導体層の主面に対して垂直にすることができ、この界面を平面にする場合に比べて、メモリセルの単位面積当たりの第１〜第３の絶縁膜による電荷蓄積量を多くして信号量を多くすることができる。
【００２７】
【発明の実施の形態】
以下、ＭＯＮＯＳトランジスタでメモリセルが形成されている不揮発性半導体記憶装置の製造に適用した本願の発明の第１及び第２実施形態を、図１〜５を参照しながら説明する。
【００２８】
図１が、第１実施形態で製造した不揮発性半導体記憶装置を示している。この不揮発性半導体記憶装置の製造に際しても、図２（ａ）（ｂ）に示す様に、不純物領域１５を形成するまでは、図８、９に示した一従来例の場合と実質的に同様の工程を実行する。この第１実施形態では、その後、図２（ｃ）に示す様に、素子活性領域の表面にＳｉＯ2膜３１を形成する。
【００２９】
次に、図２（ｄ）に示す様に、ＣＶＤ法等でＳｉＮ膜３２を堆積させる。但し、ＣＶＤ法によるＳｉＮ膜３２の堆積に際しては、原料ガスを供給し始めてから実際に膜が成長し始めるまでの時間である潜伏時間内で処理を中止する。この結果、島状のＳｉＮ膜３２がＳｉＯ2膜１４、３１上に形成される。
【００３０】
次に、図２（ｅ）に示す様に、熱酸化を行って、ＳｉＮ膜３２に覆われていない部分のＳｉＯ2膜１４、３１の膜厚を厚くする。この時、ＳｉＮ膜３２の表面は殆ど酸化されず、ＳｉＯ2膜１４、３１の厚くなった膜厚分の２０分の１程度の膜厚のＳｉＯ2膜しかＳｉＮ膜３２の表面には形成されない。その後、図２（ｆ）に示す様に、ＳｉＮ膜３２の表面のＳｉＯ2膜のみが除去される時間のエッチングを行って、ＳｉＮ膜３２の表面を再び露出させる。
【００３１】
次に、図２（ｇ）に示す様に、今度は潜伏時間よりも長い時間のＣＶＤ法によって再びＳｉＮ膜３２を堆積させる。但し、ＳｉＮ膜上にＳｉＮ膜を堆積させる場合の潜伏時間よりもＳｉＯ2膜上にＳｉＮ膜を堆積させる場合の潜伏時間の方が長いので、ＳｉＯ2膜１４、３１上よりもＳｉＮ膜３２上に厚くＳｉＮ膜３２が堆積して、ＳｉＮ膜３２に段差が形成される。
【００３２】
次に、図３（ａ）に示す様に、ＳｉＮ膜３２の表面を熱酸化してＳｉＯ2膜３３を形成し、種々の方法でこのＳｉＯ2膜３３の表面を平坦化して、ＳｉＯ2膜３１とＳｉＮ膜３２とＳｉＯ2膜３３とでＯＮＯ膜３４を形成する。従って、このＯＮＯ膜３４では、ＳｉＯ2膜３１とＳｉＮ膜３２との界面及びＳｉＮ膜３２とＳｉＯ2膜３３との界面の両方が非平面である。
【００３３】
次に、図３（ｂ）〜（ｅ）に示す様に、再び、図８、９に示した一従来例の場合と実質的に同様の工程を実行して、メモリセルアレイ部１２におけるＭＯＮＯＳトランジスタ３５と周辺回路部１３等におけるＭＯＳトランジスタ２９とを有するこの不揮発性半導体記憶装置を完成させる。
【００３４】
図４、５が、第２実施形態の不揮発性半導体記憶装置の製造方法を示している。この不揮発性半導体記憶装置の製造に際しても、図４（ａ）（ｂ）に示す様に、不純物領域１５を形成するまでは、図８、９に示した一従来例の場合と実質的に同様の工程を実行する。この第２実施形態では、その後、図４（ｃ）に示す様に、一従来例におけるＳｉＯ2膜１６よりも厚いＳｉＯ2膜４１を素子活性領域の表面に形成する。
【００３５】
次に、図４（ｄ）に示す様に、ＭＯＮＯＳトランジスタのチャネル領域にすべき部分上のＳｉＯ2膜４１上にフォトレジスト（図示せず）を残し、このフォトレジストをマスクにしてＳｉＯ2膜４１を膜厚の途中までエッチングして、ＳｉＯ2膜４１に柱状部４１ａを形成する。
【００３６】
次に、図４（ｅ）に示す様に、ＣＶＤ法等でＳｉＮ膜４２を全面に堆積させ、ＳｉＮ膜４２の全面をエッチバックして、柱状部４１ａの側面に筒状のＳｉＮ膜４２を残す。その後、図４（ｆ）に示す様に、ＳｉＮ膜４２下以外の部分のＳｉＯ2膜４１をウエットエッチングで除去する。そして、図４（ｇ）に示す様に、熱酸化を行ってＳｉＮ膜４２下以外の素子活性領域の表面に再びＳｉＯ2膜４１を形成し、ＣＶＤ法等で再びＳｉＮ膜４２を全面に堆積させる。
【００３７】
次に、図５（ａ）に示す様に、ＳｉＮ膜４２の表面を熱酸化してＳｉＯ2膜４３を形成し、種々の方法でこのＳｉＯ2膜４３の表面を平坦化して、ＳｉＯ2膜４１とＳｉＮ膜４２とＳｉＯ2膜４３とでＯＮＯ膜４４を形成する。従って、このＯＮＯ膜４４では、ＳｉＮ膜４２とＳｉＯ2膜４３との界面が非平面である。
【００３８】
次に、図５（ｂ）〜（ｅ）に示す様に、再び、図８、９に示した一従来例の場合と実質的に同様の工程を実行して、メモリセルアレイ部１２におけるＭＯＮＯＳトランジスタ４５と周辺回路部１３等におけるＭＯＳトランジスタ２９とを有するこの不揮発性半導体記憶装置を完成させる。
【００３９】
なお、以上の説明からも明らかな様に、上述の第１及び第２実施形態におけるＭＯＮＯＳトランジスタ３５、４５の集積化には特に制限がなく、図６に示したＮＯＲ型及び図７に示したＮＡＮＤ型の何れの回路構成をも実現することができる。
【００４０】
また、上述の第１及び第２実施形態は、ＭＯＮＯＳトランジスタでメモリセルが形成されている不揮発性半導体記憶装置の製造に本願の発明を適用したものあるが、本願の発明は、ＭＯＮＯＳトランジスタ以外のトランジスタでメモリセルが形成されている不揮発性半導体記憶装置の製造にも適用することができる。
【００４１】
【発明の効果】
本願の発明による不揮発性半導体記憶装置の製造方法では、メモリセルの単位面積当たりの第１〜第３の絶縁膜による電荷蓄積量を多くして信号量を多くすることができるので、データ保持特性や読出ディスターブ等についての信頼性を低下させることなく微細化が可能であり、多値動作の実現可能性も高い不揮発性半導体記憶装置を製造することができる。
【図面の簡単な説明】
【図１】本願の発明の第１実施形態で製造した不揮発性半導体記憶装置を示しており、（ａ）は側断面図、（ｂ）は（ａ）のＢ部の拡大側断面図である。
【図２】第１実施形態による不揮発性半導体記憶装置の製造方法の前半を工程順に示す側断面図である。
【図３】第１実施形態による不揮発性半導体記憶装置の製造方法の後半を工程順に示す側断面図である。
【図４】本願の発明の第２実施形態による不揮発性半導体記憶装置の製造方法の前半を工程順に示す側断面図である。
【図５】第２実施形態による不揮発性半導体記憶装置の製造方法の後半を工程順に示す側断面図である。
【図６】本願の発明を適用し得るＮＯＲ型不揮発性半導体記憶装置の等価回路図である。
【図７】本願の発明を適用し得るＮＡＮＤ型不揮発性半導体記憶装置の等価回路図である。
【図８】本願の発明の一従来例による不揮発性半導体記憶装置の製造方法の前半を工程順に示す側断面図である。
【図９】一従来例による不揮発性半導体記憶装置の製造方法の後半を工程順に示す側断面図である。
【符号の説明】
１１ Ｓｉ基板（半導体層）
２１ 多結晶Ｓｉ膜（電極）
３１ ＳｉＯ2膜（第１の絶縁膜）
３２ ＳｉＮ膜（第２の絶縁膜）
３３ ＳｉＯ2膜（第３の絶縁膜）
４１ ＳｉＯ2膜（第１の絶縁膜）
４１ａ 柱状部
４２ ＳｉＮ膜（第２の絶縁膜）
４３ ＳｉＯ2膜（第３の絶縁膜）
Claims (5)
- 順次に積層されている第１、第２及び第３の絶縁膜が半導体層と電極との間に介装されており、前記第１、第２及び第３の絶縁膜によって電荷蓄積機能を有している不揮発性半導体記憶装置の製造方法において、
前記半導体層上に前記第１の絶縁膜を形成する工程と、
孤立したパターンの前記第２の絶縁膜を前記第１の絶縁膜上に形成する工程と、
前記第１の絶縁膜上よりも前記孤立したパターンの第２の絶縁膜上に厚く、これら第１及び第２の絶縁膜上に前記第２の絶縁膜を再度形成する工程と、
前記第２の絶縁膜の前記再度の形成の後に、この第２の絶縁膜上に前記第３の絶縁膜を形成する工程と
を具備することを特徴とする不揮発性半導体記憶装置の製造方法。 - 化学的気相成長法による潜伏時間内の堆積によって、前記孤立したパターンである島状の前記第２の絶縁膜を前記第１の絶縁膜上に形成することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
- 前記第１の絶縁膜に柱状部を形成し、前記孤立したパターンである筒状の前記第２の絶縁膜を前記柱状部の側面に形成することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
- 化学的気相成長法による潜伏時間よりも長い時間の堆積によって、前記第１及び第２の絶縁膜上に前記第２の絶縁膜を形成することを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
- 前記第１、第２及び第３の絶縁膜として夫々半導体酸化膜、半導体窒化膜及び半導体酸化膜を用いることを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
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