JP2000294660A

JP2000294660A - 不揮発性半導体記憶装置およびその駆動方法

Info

Publication number: JP2000294660A
Application number: JP11098917A
Authority: JP
Inventors: Akihiro Nakamura; 明弘中村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1999-04-06
Filing date: 1999-04-06
Publication date: 2000-10-20

Abstract

(57)【要約】【課題】短チャネル効果を有効に抑制しながら、ソース
・ドレイン不純物領域の接合リーク電流の増大を防止す
る。【解決手段】半導体１０の表面部分にチャネル形成領域
を挟んソース・ドレイン不純物領域１６が形成され、チ
ャネル形成領域上に、内部に電荷蓄積手段（フローティ
ングゲート１２）を含むゲート絶縁膜１１〜１３とゲー
ト電極（フローティングゲート１４）とが積層されてい
る。フローティングゲート１４の側面側に積層された半
導体層１０’内のソース・ドレイン不純物領域１６は、
半導体層の上部から下部にむけて不純物濃度が次第に低
くなっている。好適には、ソース・ドレイン不純物領域
１６がフローティングゲート１２より深くまで達し、ま
た、サイド絶縁膜１８がトンネル絶縁膜１１より厚い。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、いわゆるエレベー
ティドソース・ドレイン構造を有した不揮発性半導体記
憶装置およびその駆動方法に関する。

【０００２】

【従来の技術】図１４に、従来のフローティングゲート
（ＦＧ）型の不揮発性半導体メモリ素子の断面図を、図
１５に、従来のＭＯＮＯＳ(Metal Oxide Nitride Oxide
Semiconductor) 型の不揮発性半導体メモリ素子の断面
図を示す。

【０００３】図１４および図１５に示すように、各不揮
発性半導体メモリ素子１００，１０１においては、半導
体基板または基板に支持された半導体層の、活性化され
た表面領域（以下、能動領域という）１０２に、能動領
域と逆導電型の不純物が添加されたソース不純物領域１
０３およびドレイン不純物領域１０４が互いに離れて形
成されている。ソース不純物領域１０３とドレイン不純
物領域１０４に挟まれた能動領域部分を“チャネル形成
領域”という。

【０００４】図１４に示すＦＧ型メモリ素子１００で
は、チャネル形成領域上にトンネル絶縁膜１０５、フロ
ーティングゲートＦＧ、ゲート間絶縁膜１０６、コント
ロールゲートＣＧが順に積層されている。フローティン
グゲートＦＧは、通常、チャネルと同じ導電型の不純物
が添加されたポリシリコンからなり、周囲を絶縁膜で覆
われて、電気的に浮遊状態となっている。フローティン
グゲートＦＧは、内部に電荷が蓄積されてメモリ状態が
保持され、“電荷蓄積手段”として機能する。図１５に
示すＭＯＮＯＳ型メモリ素子１０１では、チャネル形成
領域上にトンネル絶縁膜１０７、窒化膜１０８、トップ
絶縁膜１０９、ゲート電極１１０が順に積層されてい
る。ＭＯＮＯＳ型における“電荷蓄積手段”として機能
するのは、窒化膜１０８内または窒化膜１０８とトップ
絶縁膜１０９との界面近傍に形成されるキャリアトラッ
プであり、ＦＧ型と異なり空間的に離散化されている。

【０００５】このような構成の不揮発性半導体メモリ素
子の書き込み動作について、ＭＯＮＯＳ型を例とし、図
８に示すセル方式、すなわち分離ソース線(Separeted s
ource line) ＮＯＲ型の場合で説明する。

【０００６】分離ソース線ＮＯＲ型では、各メモリセル
がトランジスタ１個で構成され、図８に示すように、メ
モリトランジスタＭ１１〜Ｍ２２が行列状に配置されて
いる。メモリトランジスタＭ１１〜Ｍ２２は、行方向ま
たは列方向の一方向で分離され他方向でセル間を共通接
続するバイアス線、即ちワード線、ビット線およびソー
ス線によって接続されている。通常のＮＯＲ型は、列方
向（ビット方向）のセル間でメモリトランジスタの各ソ
ースを共通接続するソース線が、行方向（ワード方向）
の隣接２セル間でも共通化されている。これに対し、分
離ソース線ＮＯＲ型では、ワード方向でソース線がセル
毎に分離されている。

【０００７】メモリトランジスタＭ１１（メモリセル
Ｓ）を選択してデータ“１”を書き込む場合、非選択ワ
ード線ＷＬ２に所定電圧、たとえば３．７Ｖを印加す
る。また、全てのビット線およびソース線が０Ｖで保持
された状態から、非選択ビット線ＢＬ２および非選択ソ
ース線ＳＬ２に所定のインヒビット電圧、たとえば５Ｖ
を印加する。選択セルＳが接続された選択ワード線ＷＬ
１にプログラム電圧、たとえば１０〜１２Ｖを印加す
る。これにより、選択セルＳを構成するメモリトランジ
スタＭ１１のゲート絶縁膜に高電界がかかって基板側か
ら電子が電荷蓄積手段（キャリアトラップ）にトンネル
注入され、トランジスタの閾値が上昇して“１”が書き
込まれる。一方、選択セルＳと同じワード線ＷＬ１に接
続された非選択セルＡでは、そのメモリトランジスタの
ゲート絶縁膜にかかる電界の強度が選択セルＳの約半分
程度であるため、電荷注入に至らず書き込みは行われな
い。また、他の非選択セルＢ，Ｃにおいて、メモリトラ
ンジスタのゲート絶縁膜にかかる電界の強度は更に低
く、書き込みは行われない。

【０００８】

【発明が解決しようとする課題】しかし、従来の不揮発
性半導体メモリ素子では、素子寸法のスケーリングが進
むにつれて、不純物濃度が高くなるためソース・ドレイ
ン不純物領域と基板との間の接合耐圧が低下する。この
ため、たとえば、非選択ビット線および非選択ソース線
にインヒビット電圧（ＭＯＮＯＳ型の場合に５Ｖ程度、
ＦＧ型の場合に８Ｖ程度）を印加したときに、リーク電
流の増加が問題となる。

【０００９】図１６のグラフに、ソース・ドレイン接合
耐圧の基板キャリア濃度依存性を示す。基板のキャリア
濃度は、短チャネル効果の抑制などの観点から素子の微
細化とともに高くする必要がある。すなわち、ゲート長
が０．２５μｍから０．１８μｍ、０．１３μｍ、０．
１μｍと短くなるにつれて基板のキャリア濃度の適正値
を１桁近く上げる必要が生じる。この基板のキャリア濃
度の上昇によって、ソース・ドレイン接合耐圧が徐々に
低下する。ソース・ドレイン接合耐圧は、ゲート長０．
１３μｍでＦＧ型メモリトランジスタ（トンネル酸化膜
厚：８ｎｍ）のインヒビット電圧許容値を下回り、ゲー
ト長１．０μｍでＭＯＮＯＳ型メモリトランジスタのイ
ンヒビット電圧の許容値程度にまで低下する。今後、さ
らに短ゲート長化が進むにつれて、高い電荷保持能力の
ためにスケーリング性に優れるＭＯＮＯＳ型が有望視さ
れている。ところが、現状の素子構造では、ソース・ド
レインの接合耐圧がインヒビット電圧のスケーリング
（低下）速度を上回って低下し、リーク電流の増大によ
ってプログラム時の誤書き込み防止に重大な支障をきた
すおそれが強い。

【００１０】短チャネル効果を抑制しながらトランジス
タサイズをスケーリングするには、基板濃度のほか、ソ
ース・ドレイン不純物領域自身を高濃度、薄層化する必
要がある。ところが、ソース・ドレイン不純物領域の接
合面の形成位置がスケーリングとともに次第に浅くなる
ため、不純物濃度プロファイルが、ステップ接合に近く
濃度勾配が急峻な接合（abrupt junction)をもつように
なる。この急峻な接合では、図１６に破線で示す濃度勾
配がゆるやかな接合(graded junction) と比較すると、
接合耐圧が低い。また、ソース・ドレイン不純物領域が
浅いと、たとえば、低抵抗化のため表面側に設けたシリ
サイド層が基板側に突き抜けて、この面でも接合リーク
電流の急激な増大を招きやすい。

【００１１】本発明の目的は、メモリトランジスタのサ
イズを縮小しても、短チャネル効果を有効に抑制しなが
らソース・ドレイン不純物領域の接合リーク電流の増大
を防止できる構造の不揮発性半導体記憶装置と、その駆
動方法を提供することにある。

【００１２】

【課題を解決するための手段】本発明に係る不揮発性半
導体記憶装置は、半導体の表面部分にチャネル形成領域
を挟んで形成されたソース・ドレイン不純物領域と、当
該チャネル形成領域上に設けられ内部に電荷蓄積手段を
含むゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極
とを備えた不揮発性半導体記憶装置であって、上記チャ
ネル形成領域の端部から上記ゲート電極の側面側に積層
された半導体層を有し、上記ソース・ドレイン不純物領
域は、上記半導体層に形成され、半導体層の上部から下
部にむけて不純物濃度が次第に低くなる濃度プロファイ
ルを有する。

【００１３】好適に、上記ソース・ドレイン不純物領域
は、上記ゲート絶縁膜および／または上記ゲート電極に
対し、サイド絶縁膜を介して隣接している。

【００１４】この場合、上記ソース・ドレイン不純物領
域は、上記サイド絶縁膜を介して隣り合う上記ゲート絶
縁膜内で電荷蓄積手段が形成された位置より深くまで形
成されていることが望ましい。ソース・ドレイン不純物
領域がサイド絶縁膜を介して電荷蓄積手段と完全にオー
バラップしていないと、読み出しの際にメモリトランジ
スタを導通させたときにチャネル形成領域の端部がソー
ス・ドレイン不純物領域とつながらず、ゲート電極によ
る電界の支配能力が低いオフセット領域となってしま
う。ソース・ドレイン不純物領域を上述した程度まで深
く形成することにより、このオフセット領域の形成を有
効に防止することができる。

【００１５】好適に、上記サイド絶縁膜の膜厚は、上記
電荷蓄積手段と上記チャネル形成領域との距離を規定す
る絶縁膜厚より厚く設定されている。とくに、電荷蓄積
手段が離散化されている場合に、このサイド絶縁膜を介
しての局部的なトンネル注入が起こると蓄積電荷分布が
偏在することになる。また、局部的なトンネリングのみ
では、離散化された電荷蓄積手段から電荷抜き出し（消
去）を効果的に行うことができない。したがって、サイ
ド絶縁膜を厚めに設定することによってチャネル形成領
域全面から電荷のトンネリング動作が優先的に行われる
ようにし、これにより確実な書き込みおよび消去が可能
となる。また、好適に、上記サイド絶縁膜の膜厚は、メ
モリトランジスタの読み出し時にソース・ドレイン不純
物領域がゲート電極または上記電荷蓄積手段の電界によ
り、アキュムレーション層となるように設定されてい
る。読み出し時に、ソース・ドレイン不純物領域が低い
濃度プロファイルのままだと、高抵抗となり、読み出し
電流が低下する。ゲート電極または電荷蓄積手段の電界
によりアキュムレーション層を形成することで、この高
抵抗化を防止する。

【００１６】このような構成の不揮発性半導体記憶装置
では、いわゆるエレベーティッドソース・ドレイン構造
を有し、かつ、ソース・ドレイン不純物領域の濃度プロ
ファイルが半導体層の上部から下部にむけて次第に低下
するブロードな分布を示す。したがって、トランジスタ
サイズが縮小されて基板（とくにチャネル形成領域）の
濃度が比較的高く、かつ、ソース・ドレインのｐｎ接合
が逆バイアスされた場合に、従来のアブラプトジャンク
ション(abrupt junction) に比較すると、空乏層が表面
側に拡がりやすい。つまり、短チャネル効果へ悪影響す
る外側への空乏層拡がりを防止しながら、接合耐圧を改
善することが可能となる。

【００１７】本発明に係る不揮発性半導体記憶装置の駆
動方法は、半導体の表面部分に形成されたチャネル形成
領域と、当該チャネル形成領域上に設けられ内部に電荷
蓄積手段を含むゲート絶縁膜と、当該ゲート絶縁膜上の
ゲート電極と、上記チャネル形成領域の両端から上記ゲ
ート電極の側面側に積層された半導体層に形成され、半
導体層の上部から下部にむけて不純物濃度が次第に低く
なる濃度プロファイルを有するソース・ドレイン不純物
領域とを備え、上記電荷蓄積手段に蓄積された電荷量に
応じて閾値が変化するメモリトランジスタを有し、当該
メモリトランジスタの蓄積電荷量を変えてデータを記憶
させ、導通／非導通または導通時の電流量に応じて記憶
データを読み取る不揮発性半導体記憶装置の駆動方法で
あって、上記ソース・ドレイン不純物領域の、ゲート絶
縁膜またはゲート電極に面した部分に多数キャリア蓄積
層を形成した状態で、上記記憶データの読み取りを行
う。

【００１８】好適には、データの書き込み時に、上記メ
モリトランジスタが複数配置されたメモリセルアレイ内
で、選択したセル内のメモリトランジスタと同じ電圧が
ゲート電極に印加される非選択セル内のメモリトランジ
スタのソース・ドレイン不純物領域に、当該ソース・ド
レイン不純物領域と上記チャネル形成領域との間のｐｎ
接合を逆バイアスさせる書き込みインヒビット電圧を印
加して、データの誤書き込みを防ぐ。

【００１９】この本発明に係る不揮発性半導体記憶装置
の駆動方法では、とくにデータ読み取り時に、ソース・
ドレイン不純物領域のゲート電極または電荷蓄積手段と
サイド絶縁膜を介した側壁側に多数キャリア蓄積層が形
成される。多数キャリア蓄積層が形成されると、その多
数キャリア蓄積層からチャネル電流が供給される。した
がって、前述したようにソース・ドレイン不純物領域の
不純物濃度プロファイルがブロードとなって深部側で濃
度が低い場合でも、その低濃度部分が原因で読み取り時
のオン抵抗が高くなることがない。その結果、高精度な
電流値の読み取りが可能となる。

【００２０】

【発明の実施の形態】第１実施形態図１は、本発明の第１実施形態に係る不揮発性メモリ装
置において、ＮＡＮＤ型メモリセルアレイの基本構成を
示す回路図である。

【００２１】ＮＡＮＤ列と称されるメモリセルアレイの
繰り返し単位１は、ビット線ＢＬａまたはソース線ＳＬ
に接続された２つの選択トランジスタＳ１１ａ，Ｓ１２
ａと、両選択トランジスタＳ１１ａ，Ｓ１２ａ間に直列
接続されたｎ個（通常、８または１６個）のメモリトラ
ンジスタＭ１１ａ〜１ｎａとから構成されている。各ビ
ット線ＢＬａ，ＢＬｂは５１２本で１ページを構成し、
ｎ個のメモリトランジスタを１ページ分合わせて１ブロ
ックを構成する。１ブロックのメモリトランジスタ総数
に応じたビット数は、通常、５１２Ｂから１ｋＢであ
る。ビット線ＢＬａに接続された選択トランジスタＳ１
１ａ，Ｓ１１ｂは、ビット線選択信号線ＳＧ１１により
制御され、ソース線ＳＬに接続された選択トランジスタ
Ｓ１２ａ，Ｓ１２ｂは、ソース線選択信号線ＳＧ１２に
より制御される。

【００２２】各メモリトランジスタの断面構造を、図２
に示す。ｎ型またはｐ型シリコンウエハなどの半導体基
板（または、半導体基板表面のウエル）１０上に、トン
ネル絶縁膜１１、フローティングゲート１２、ゲート間
絶縁膜１３、コントロールゲート１４および保護絶縁膜
１５が積層されている。

【００２３】トンネル絶縁膜１１は、たとえば、シリコ
ン表面を熱酸化して形成した酸化シリコン膜、または、
更に窒化処理して形成した窒化酸化シリコン膜などから
なる。フローティングゲート１２は、たとえば、チャネ
ルと同じ導電型の不純物が添加されたポリシリコンから
なり、周囲を絶縁膜で覆われて、電気的に浮遊状態とな
っている。フローティングゲート１２は、内部に電荷が
蓄積されてメモリ状態が保持され、“電荷蓄積手段”と
して機能する。ゲート間絶縁膜１３は、たとえば、ポリ
シリコン表面を熱酸化して形成した酸化シリコン膜、ま
たは、ＯＮＯ(Oxide-Nitride-Oxide) 膜からなる。コン
トロールゲート１４は、たとえば、不純物が添加された
ポリシリコン、または、ポリシリコンと金属シリサイド
との積層膜（ポリサイド膜）からなり、ワード線ＷＬ
１，ＷＬ２を兼ねる。

【００２４】これら積層膜１１〜１５の側面に、サイド
絶縁膜１８が形成されている。サイド絶縁膜１８は、た
とえば、酸化シリコン膜からなる。サイド絶縁膜１８の
膜厚は、トンネル絶縁膜１１より厚く設定されることが
望ましい。動作時にサイドからのトンネル注入を防止し
て、基板側からのチャネル全面注入を優先させるためで
ある。

【００２５】サイド絶縁膜１８より外側の半導体基板１
０上に、たとえば、エピタキシャル成長によって、単結
晶シリコンからなる半導体層１０’がゲート積層構造を
挟んだ、それぞれの側に形成されている。各半導体層１
０’の表面から半導体基板側にかけて、ソース・ドレイ
ン不純物領域１６が形成されている。ソース・ドレイン
不純物領域１６は、半導体基板１０と反対の導電型を有
し、表面部から基板側に不純物濃度が次第に低下するよ
うな濃度プロファイルを有する。ソース・ドレイン不純
物領域１６は、図２では半導体層１０’の底面まで達し
ているが、少なくとも“電荷蓄積手段”の形成位置（本
例では、フローティングゲート１２の下面）より深くま
で形成されていればよい。

【００２６】トンネル絶縁膜１１およびサイド絶縁膜１
８の下面に接する基板表面部分を中心とした領域を“チ
ャネル形成領域”といい、動作時に反転層（チャネル）
が形成されて動作電流が流れる。

【００２７】このような構造のトランジスタは、ソース
・ドレイン不純物領域１６の上面がチャネル面より上方
に位置することから“エレベーティッドソース・ドレイ
ン形”と称される。また、ソース・ドレイン不純物領域
１６の離間スペースにゲート電極の積層構造が一部埋め
込まれていることから“埋込ゲート形”と称されること
もある。“エレベーティッドソース・ドレイン形”で
は、たとえば低抵抗化のため金属シリサイドをソース・
ドレイン不純物領域１６上に形成した場合でも、ソース
・ドレイン不純物領域１６が深くできることから、金属
シリサイドの基板側への突き抜けを防止できる。また、
とくに本実施形態では、ソース・ドレイン不純物領域１
６の濃度プロファイルが深部側ほど低濃度であることか
ら、基板とのｐｎ接合面で濃度格差を小さくできる。し
たがって、エレベーティッドされないで高濃度、薄層化
された従来のソース・ドレイン不純物領域に比較する
と、逆バイアス時の空乏層が基板側に伸びにくくなり、
結果として、短チャネル効果が有効に抑制される。

【００２８】本実施形態におけるメモリトランジスタに
おいて、サイド絶縁膜１８はトンネル絶縁膜１１より厚
いため、仮にゲート側面側にチャネル層が形成された場
合、その側面でのゲート支配能力は水平チャネル側に比
べ低い。本実施形態では、ソース・ドレイン不純物領域
１６が少なくともフローティングゲート１２の側面と完
全に重なるように深くまで形成されている。これによ
り、ソース・ドレイン不純物領域１６に接するチャネル
端部で電界支配力が低いチャネル領域（オフセット領
域）が形成されることを有効に防止している。

【００２９】つぎに、ＮＡＮＤ型不揮発性メモリの製造
方法を説明する。図３〜図５は、ＮＡＮＤ列の４個のメ
モリトランジスタ部分を示す、製造途中のビット方向断
面図である。

【００３０】半導体基板（またはウエル）１０に、ビッ
ト方向に長い平行ストライプ状の素子分離層を形成した
後、たとえば、基板表面を熱酸化することにより、膜厚
が８〜１２ｎｍ程度の酸化シリコン膜からなるトンネル
絶縁膜１１を形成する。トンネル絶縁膜１１上に、たと
えば、膜厚が数十〜百数十ｎｍ程度の多結晶シリコンを
減圧ＣＶＤ（Low-Pressure Chemical Vapor Depositio
n) する。この成膜過程あるいは成膜後にｎ型不純物を
導入することにより、導電性のフローティングゲート１
２となる層を形成する。

【００３１】これらの積層膜上に、ワード方向に長い平
行ストライプ状のレジストパターンを形成する。レジス
トパターンをマスクとして、下地のフローティングゲー
ト１２となる多結晶シリコン膜（フローティングゲート
１２となる層）、トンネル絶縁膜１１をパターンニング
する。

【００３２】パターンニングされたフローティングゲー
ト１２となる層の表面上を含む全面に、ＣＶＤまたは熱
酸化によってゲート間絶縁膜１３を十〜十数ｎｍほど成
膜する。ゲート間絶縁膜１３は、たとえば、酸化シリコ
ン膜、または２層の酸化シリコン膜の間に窒化シリコン
膜を挟んだ３層構造のＯＮＯ膜から構成される。ゲート
間絶縁膜１３上に、たとえば、不純物が導入され膜厚が
１００ｎｍ程度の多結晶シリコン、または、多結晶シリ
コンと金属シリサイド（たとえば、ＷＳｉ_X）とからな
るポリサイドをＣＶＤし、コントロールゲート１４とな
る層を形成する。コントロールゲート１４となる層上
に、たとえば、酸化シリコンからなる保護絶縁膜１５を
１００ｎｍほどＣＶＤする。

【００３３】これらの積層膜上に、ビット方向に長い平
行ストライプ状のレジストパターンを形成する。レジス
トパターンをマスクとして、下地の保護絶縁膜１５、コ
ントロールゲート１４となる層およびゲート間絶縁膜１
３をエッチングする。また、連続して、フローティング
ゲート１２となる層およびトンネル絶縁膜１１の平行ス
トライプ状パターンの表出部分をエッチングする。これ
により、保護絶縁膜１５、コントロールゲート１４とな
る層およびゲート間絶縁膜１３がビット方向に長い平行
ストライプ状にパターンニングされるとともに、その下
のフローティングゲート１２およびトンネル絶縁膜１１
がビット方向で分離される。

【００３４】このようにして形成したゲートの積層パタ
ーンの表面を含む全面に、たとえば、十数ｎｍ程度の酸
化シリコンからなるサイド絶縁膜１８を減圧ＣＶＤ法に
より成膜する。続いて、異方性エッチングにより、成膜
したサイド絶縁膜１８をエッチバックする。これによ
り、ゲートの積層パターンの側面に膜厚がトンネル絶縁
膜１１より厚くサイド絶縁膜１８が残され、他のサイド
絶縁膜部分が全て除去される。このエッチング時に、保
護絶縁膜１５がコントロールゲート１４を保護する。ま
た、保護絶縁膜１５は、次のエピタキシャル成長工程に
おいて保護膜（成長阻止膜）としても機能する。したが
って、保護絶縁膜１５は、この異方性エッチング後に十
分に残されるように膜厚が予め設定される。図３は、こ
のサイド絶縁膜１８のエッチング後の様子を示す。

【００３５】図４に示すように、ＮＡＮＤ列の長手方向
（ビット方向）の断面で見ると、ゲートの積層パターン
同士の離間スペースに、上記異方性エッチング後に基板
面が表出する。この表出した基板面上に、たとえばエピ
タキシャル成長法によりシリコンを成長させ、半導体層
１０’を形成する。この半導体層１０’の形成では、ハ
ロゲン化シリコンを原料ガスとする気相成長法のほか、
分子線エピタキシャル法、クラスターイオンビームエピ
タキシャル法などを用いることができる。

【００３６】このエピタキシャル成長の最中に不純物ガ
スを混入させるか、エピタキシャル成長後の不純物熱拡
散またはイオン注入により、半導体層１０’の表面から
基板深部にむけてソース・ドレイン不純物領域１６を形
成する。図５は、イオン注入による場合を例示する。

【００３７】エピタキシャル成長中に不純物ガスを混入
させる場合、たとえば、ｎ型不純物の導入ではＰＨ₃ま
たはＡｓＨ₃などのガスを用い、ガス流量をエピタキシ
ャル成長とともに制御しながら、所望の濃度プロファイ
ルを得る。すなわち、最初はガス流量を低く抑え、エピ
タキシャル成長とともにガス流量を徐々に上げるように
制御する。熱拡散法では、同様な趣旨から、たとえば、
拡散係数の異なる不純物種を用いた２重拡散を行った
り、アニール条件を工夫するとよい。イオン注入法で
は、イオン注入やアニールの条件を制御することによっ
て、また多重イオン注入を行うことによって、深部側で
濃度変化がなだらかになるようにする。

【００３８】図６に、熱拡散による濃度プロファイルが
誤差関数分布をとるとした場合に、基板濃度Ｃｂをパラ
メータとした濃度勾配ａと耐圧（ブレークダウン電圧Ｖ
Ｂ）との関係をグラフに示す。熱拡散条件を決めるにあ
たって、インヒビット電圧以上のｐｎ接合耐圧を得るた
めの、濃度勾配ａと基板濃度Ｃｂとの組み合わせ値をこ
のグラフから求め、当該設定値を実現するための熱拡散
条件を決めるとよい。

【００３９】図７に、１回のイオン注入で形成したソー
ス・ドレイン不純物領域の濃度プロファイル例を示す。
１回のイオン注入ではガウス分布となるため、さらに深
部側のみなだらかにするには限界がある。このガウス分
布の深部側のみ更になだらかにするには、より低濃度、
高エネルギーでイオン注入を行うとよい。

【００４０】その後は、層間絶縁膜の成膜、ビットコン
タクトおよびソースコンタクトの形成、ビット線および
ソース線の形成などを経て、当該ＮＡＮＤ型半導体メモ
リ装置を完成させる。

【００４１】つぎに、ＮＡＮＤ型不揮発性メモリの動作
を、メモリトランジスタＭ１２ａが選択された場合を例
に説明する。ここで、図１に示すように、選択セルＳと
の接続関係によって非選択セルＡ〜Ｃを定義する。すな
わち、選択セルＳと同じ選択ワード線ＷＬ１２に接続さ
れた非選択のセル（メモリトランジスタ：Ｍ１２ｂ）を
Ａ、非選択ワード線ＷＬ１１，ＷＬ１３〜ＷＬｎに接続
されたセルで、選択セルＳと同じＮＡＮＤ列に属するセ
ルをＣ、選択セルＳと異なるＮＡＮＤ列に属し、かつ電
荷移動を禁止すべき“０”書き込みの非選択のセルをＢ
と定義する。

【００４２】データの書き込み動作は、通常、選択され
たメモリトランジスタをいわゆるページ単位で一括して
行う。ビット線選択信号線ＳＧ１１を活性、ソース線選
択信号線ＳＧ１２を不活性として、ビット線側の選択ト
ランジスタＳ１１ａをオン、ソース側の選択トランジス
タ１２ａをオフさせる。また、書き込み状態にプログラ
ムする（“１”書き込みする）セルに対応したビット線
ＢＬａに０Ｖ、消去状態のままとする（“０”書き込み
する）セルに対応したビット線ＢＬｂには誤書き込みを
防止するインヒビット電圧を印加する。この状態で、選
択ワード線ＷＬ１２に高電圧（プログラム電圧）を印加
し、非選択ワード線ＷＬ１１，ＷＬ１３〜ＷＬ１ｎに上
記プログラム電圧より低く、非選択メモリトランジスタ
（Ｍ１１ａ等）がオンする程度に高いパス電圧を印加す
る。これにより、プログラムすべき選択メモリトランジ
スタＭ１２ａが属するＮＡＮＤ列のチャネルに選択ビッ
ト線電位が伝達されるとともに、選択メモリトランジス
タＭ１２ａのフローティングゲートの電位が容量結合に
より昇圧される。その結果、選択メモリトランジスタＭ
１２ａのトンネル絶縁膜に高電界がかかり、電子が基板
側から全面トンネル注入されて、選択メモリトランジス
タＭ１２ａの閾値が正方向にシフトし、低い状態（たと
えば、消去状態“０”）から高い状態（たとえば、書き
込み状態“１”）に変化する。ページ単位の一括書き込
みの場合、全ビット線に対するインヒビット電圧の設定
パターンを変えながら、ソース線側のページから順に書
き込みを行う。

【００４３】データの消去動作は、通常、消去ブロック
単位で行われる。選択したブロックの全ワード線ＷＬ１
１〜ＷＬ１ｎに０Ｖを印加し、同時に、非選択ブロック
の全ワード線ＷＬ２１〜ＷＬ２ｎと、基板またはウエル
とに高電圧を印加する。この電圧印加によって、消去す
べき選択ブロックのメモリトランジスタＭ１１ａ〜Ｍ１
ｎａ，Ｍ１１ｂ〜Ｍ１ｎｂのみ、そのフローティングゲ
ートから電子が基板またはウエル側に引き抜かれる。そ
の結果、選択ブロック内で書き込み状態にあったメモリ
トランジスタの閾値は負方向にシフトし、当該選択ブロ
ック内の全てのメモリトランジスタが消去状態“０”と
なる。

【００４４】データの読み出し動作は、例えば、選択ワ
ード線ＷＬ１２に０Ｖ、ウエルに０Ｖを印加し、また、
全ての非選択ワード線ＷＬ１１，ＷＬ１３〜ＷＬ１ｎに
非選択メモリトランジスタが導通する程度に高いパス電
圧を印加する。さらに、ビット線選択信号線ＳＧ１１お
よびソース線選択信号線ＳＧ１２に所定電圧を印加して
選択トランジスタＳ１１ａ，Ｓ１１ｂ，Ｓ１２ａ，Ｓ１
２ｂをオンさせ、ビット線ＢＬａ，ＢＬｂを低い電圧
（例えば、０Ｖ）で保持する。これらの電圧印加による
ウエルとワード線間の電位差だけでは、メモリトランジ
スタへの書き込みおよび消去はされない。この状態で、
選択セルが接続されたビット線ＢＬａにのみ正の電圧
（読み出しドレイン電圧）を印加する。読み出しドレイ
ン電圧の印加によって、選択セルのメモリトランジスタ
Ｍ１２ａがその記憶データ（閾値の大小）に依存してオ
ンするか、あるいはオフのままであるかが決まる。メモ
リトランジスタＭ１２ａが消去状態にある場合のみ、常
時オンしている非選択メモリトランジスタＭ１１ａ，Ｍ
１３ａ〜Ｍ１ｎａを介して選択ビット線ＢＬａからソー
ス線ＳＬに読み出し電流が流れる。読み出し電流の有無
（または大小）をセンスアンプで検出し、記憶データの
論理状態“１”または“０”を判定する。

【００４５】第１実施形態に係る不揮発性半導体記憶装
置では、いわゆるエレベーティッドソース・ドレイン構
造を有し、かつ、ソース・ドレイン不純物領域１６の濃
度プロファイルが表面部から半導体層内部にむけて次第
に低下するブロードな分布を示す。したがって、トラン
ジスタサイズが縮小されて基板（とくにチャネル形成領
域）１０の濃度が比較的高く、かつ、たとえばプログラ
ム時のインヒビット電圧の印加などにおいてソース・ド
レインのｐｎ接合が逆バイアスされた場合に、従来のア
ブラプトジャンクション(abrupt junction) に比較する
と、空乏層が表面側に拡がりやすい。つまり、短チャネ
ル効果へ悪影響する外側への空乏層拡がりを防止しなが
ら、接合耐圧を改善することが可能となる。また、ソー
ス・ドレイン不純物領域を深くできるため、その表面が
低抵抗化のためシリサイド化されても、金属シリサイド
層がソース・ドレイン不純物領域を突き抜け、リーク電
流が急激に増大することが有効に防止される。

【００４６】以上の２つの点から第１実施形態ではリー
ク電流を小さくでき、不揮発性半導体記憶装置の特性お
よび信頼性が向上する。とくに、リーク電流が小さいこ
とにより読み出し精度が向上し、多値化に有利となる。

【００４７】ソース・ドレイン不純物領域１６は半導体
層１０’の深くまで形成されていることから、ゲートへ
の電圧印加によって、チャネル形成領域の端部に発生す
る電界支配能力が小さいオフセット領域が発生すること
がない。したがって、オフセット領域の発生によるトラ
ンジスタのゲート制御性低下などが防止される。

【００４８】また、サイド絶縁膜１８は、動作時にトン
ネリングするほどではないが、ある程度薄いため、たと
えば読み出し時などドレイン電流が流れる動作におい
て、サイド絶縁膜１８に接するソース・ドレイン不純物
領域の側面部に、ゲート電極で発生した電界に引き寄せ
られて多数キャリアが引き寄せられ、多数キャリア蓄積
層が形成される。この多数キャリア蓄積層の形成によっ
て、ソース・ドレイン不純物領域１６の深部側を低濃度
としても、トランジスタのオン抵抗値が増大しない。

【００４９】第２実施形態図８は、第２実施形態に係る分離ソース線ＮＯＲ型のセ
ル方式を採用したＭＯＮＯＳ型不揮発性メモリ装置の基
本セル構成を示す回路図である。また、図９は、各メモ
リセルを構成するトランジスタの断面図である。

【００５０】第２実施形態に係る不揮発性メモリ装置に
おいては、ＮＯＲ型メモリセルアレイの各メモリセルが
トランジスタ１個で構成されている。図８に示すよう
に、メモリトランジスタＭ１１〜Ｍ２２が行列状に配置
され、これらトランジスタ間がワード線、ビット線およ
び分離ソース線(separated source line) によって接続
されている。列方向（ビット方向）に隣接するメモリト
ランジスタＭ１１とＭ１２の各ドレインがビット線ＢＬ
１に接続され、各ソースがソース線ＳＬ１に接続されて
いる。同様に、ビット方向に隣接するメモリトランジス
タＭ２１とＭ２２の各ドレインがビット線ＢＬ２に接続
され、各ソースがソース線ＳＬ２に接続されている。ま
た、行方向（ワード方向）に隣接するメモリトランジス
タＭ１１とＭ２１の各ゲートがワード線ＷＬ１に接続さ
れ、同様に、ワード方向に隣接するメモリトランジスタ
Ｍ１２とＭ２２の各ゲートがワード線ＷＬ２に接続され
ている。メモリセルアレイ全体では、このようなセル配
置およびセル間接続が繰り返されている。

【００５１】各メモリトランジスタは、そのゲートの積
層膜構造が第１実施形態と異なる。すなわち、本実施形
態では、図９に示すように、半導体基板（またはウエ
ル）１０上に、トンネル絶縁膜２０、窒化膜２１、トッ
プ絶縁膜２２およびゲート電極２３が積層され、その上
に、第１実施形態と同様、保護絶縁膜１５が積層されて
いる。なお、本発明では、トンネル絶縁膜２０、窒化膜
２１およびトンネル絶縁膜２２を総称して“ゲート絶縁
膜”と称する。

【００５２】ＭＯＮＯＳ型メモリトランジスタにおいて
は、“電荷蓄積手段”が窒化膜２１内部または窒化膜２
１とトップ絶縁膜２２との界面近傍に形成されるキャリ
アトラップであり、空間的（膜厚方向および平面方向）
に離散化されている。このため、ＭＯＮＯＳ型メモリ素
子は、ＦＧ型に比べ欠陥に起因する電荷保持特性が良好
でありトンネル絶縁膜のスケーリング性に優れる。した
がって、トンネル絶縁膜２０は、たとえば２〜４ｎｍ
と、ＦＧ型メモリ素子におけるトンネル絶縁膜１１（図
２）より薄くできる。また、電荷注入動作においてＦＮ
トンネリングではなく、ダイレクトトンネリングを支配
的にするには、１〜３ｎｍとさらにトンネル絶縁膜２０
の膜厚を薄くできる。窒化膜２１は、たとえば５ｎｍほ
どの窒化シリコン膜からなる。トップ絶縁膜２２は、窒
化膜２１との界面付近に深いキャリアトラップを高密度
に形成する必要があり、このため成膜後の窒化膜２１の
表面を熱酸化して形成される。トップ絶縁膜２２は、ゲ
ート電極２３からのホール注入を有効に阻止できる膜
厚、たとえば３ｎｍ以上必要である。

【００５３】その他の構成、すなわち保護絶縁膜１５、
サイド絶縁膜１８、半導体層１０’およびソース・ドレ
イン不純物領域１７ａ，１７ｂは、第１実施形態とほぼ
同様である。なお、第２実施形態におけるサイド絶縁膜
１８は、トンネル絶縁膜２０が薄くできるぶん、第１実
施形態より薄くすることが可能である。また、第１実施
形態ではトランジスタが直列接続されるため、ソース・
ドレイン不純物領域１６と一括表記したが、ここではソ
ース不純物領域１７ａとドレイン不純物領域１７ｂに区
別される。

【００５４】このような構成のＭＯＮＯＳ型メモリトラ
ンジスタの製造では、図１０に示すように、ゲートの積
層膜の成膜工程において、まず、トンネル絶縁膜２０を
熱酸化法により成膜した後、窒化膜２１を、減圧ＣＶＤ
法などを用いて最終膜厚（５ｎｍ）より厚めに堆積す
る。窒化膜２１の表面を熱酸化することにより、トップ
絶縁膜２２を形成する。この熱酸化において下地の窒化
膜２１が膜減りし、最終膜厚となる。トップ絶縁膜２２
上に、不純物が導入された多結晶シリコンまたはポリサ
イドからなるゲート電極２３となる層を堆積する。最後
に、第１実施形態と同様な方法によって、保護絶縁膜１
５をゲート絶縁膜２３上に成膜する。

【００５５】図１１において、たとえばワード方向に長
い平行ストライプ状のレジストパターン１９を保護絶縁
膜１５上に形成し、レジストパターン１９をマスクとし
てゲートの積層膜をエッチングする。このエッチングで
は、ＦＧ型の製造と異なり、ゲート絶縁膜２０〜２２の
加工まで連続して行う。

【００５６】その後は、とくに図示しないが、第１実施
形態と同様な方法によって、サイド絶縁膜１８の成膜と
加工、半導体層１０’の形成、ソース不純物領域１７ａ
およびドレイン不純物領域１７ｂの同時形成などの諸工
程を経て、当該不揮発性半導体メモリ装置を完成させ
る。

【００５７】図８には、第１実施形態と同様に定義され
る４種類のセルに対する書き込みバイアス電圧の設定条
件を付記している。メモリトランジスタＭ１１（メモリ
セルＳ）を選択してデータ“１”を書き込む場合、非選
択ワード線ＷＬ２に所定電圧、たとえば３．７Ｖを印加
する。また、全てのビット線およびソース線が０Ｖで保
持された状態から、非選択ビット線ＢＬ２および非選択
ソース線ＳＬ２に所定のインヒビット電圧、たとえば５
Ｖを印加する。選択セルＳが接続された選択ワード線Ｗ
Ｌ１にプログラム電圧、たとえば１０〜１２Ｖを印加す
る。これにより、選択セルＳを構成するメモリトランジ
スタＭ１１のゲート絶縁膜に高電界がかかって基板側か
ら電子が電荷蓄積手段（キャリアトラップ）にトンネル
注入され、トランジスタの閾値が上昇して“１”が書き
込まれる。一方、選択セルＳと同じワード線ＷＬ１に接
続された非選択セルＡでは、そのメモリトランジスタの
ゲート絶縁膜にかかる電界の強度が選択セルＳの約半分
程度であるため、電荷注入に至らず書き込みは行われな
い。また、他の非選択セルＢ，Ｃにおいて、メモリトラ
ンジスタのゲート絶縁膜にかかる電界の強度は更に低
く、書き込みは行われない。

【００５８】消去の場合、たとえば、ワード線に０Ｖ、
基板またはウェルに正の高電圧を印加する。このとき、
ダイレクトトンネリングによって電子が電荷蓄積手段か
ら基板側に引き抜かれる。

【００５９】読み出しでは、たとえば、選択されたソー
ス線ＳＬ１に０．５Ｖ程度が印加される。また、選択さ
れたビット線ＢＬ１に読み出しドレイン電圧、たとえば
１．５Ｖを印加した後、選択されたワード線ＷＬ１に２
〜３Ｖ程度の所定電圧を印加する。これにより、選択セ
ルＳのメモリトランジスタＭ１１の記憶状態に応じて、
当該メモリトランジスタのオン／オフまたはドレイン電
流量が決まり、選択ビット線ＢＬ１のドレイン電流の有
無（または大小）を検出して、記憶状態を判定する。

【００６０】第３実施形態第３実施形態は、メモリトランジスタ構造を、いわゆる
ＭＮＯＳ型とした不揮発性半導体メモリ装置に関する。
図１２は、第３実施形態に係るＭＮＯＳ型メモリトラン
ジスタの構造を示す断面図である。

【００６１】第３実施形態にかかるメモリトランジスタ
では、半導体基板（またはウエル）１０上に、トンネル
絶縁膜３０、窒化膜３１およびゲート電極３２が積層さ
れ、その上に、第１，第２実施形態と同様、保護絶縁膜
１５が積層されている。

【００６２】ＭＮＯＳ型メモリトランジスタにおいて
は、“電荷蓄積手段”が窒化膜３１内部または窒化膜３
１とトンネル絶縁膜３０との界面近傍に形成されるキャ
リアトラップであり、空間的（膜厚方向および平面方
向）に離散化されている。ＭＮＯＳ型メモリ素子は、Ｍ
ＯＮＯＳ型と異なり窒化膜３１の下面側を中心とした領
域に電荷蓄積手段として機能するキャリアトラップが分
布する。また、窒化膜３１自身でゲート電極３２からの
ホール注入阻止を行うため、窒化膜厚も数十ｎｍと比較
的厚い。

【００６３】その他の構成、すなわち保護絶縁膜１５、
サイド絶縁膜１８、半導体層１０’およびソース不純物
領域１７ａおよびドレイン不純物領域１７ｂは、第１，
第２実施形態と同様である。

【００６４】このような構成のＭＮＯＳ型メモリトラン
ジスタの製造では、とくに図示しないが、ゲート積層膜
の成膜工程において、まず、トンネル絶縁膜３０を熱酸
化法により成膜し、必要に応じてトンネル絶縁膜表面を
熱窒化処理した後、窒化膜３１を減圧ＣＶＤ法などを用
いて数十ｎｍと厚く堆積する。窒化膜３１上に、不純物
が導入された多結晶シリコンまたはポリサイドからなる
ゲート電極３２となる層を堆積する。最後に、第１，第
２実施形態と同様な方法によって、保護絶縁膜１５をゲ
ート絶縁膜３２上に成膜する。

【００６５】その後は、第２実施形態と同様な方法によ
って、ゲート加工を行った後、サイド絶縁膜１８の成膜
と加工、半導体層１０’の形成、ソース不純物領域１７
ａおよびドレイン不純物領域１７ｂの同時形成などの諸
工程を経て、当該不揮発性半導体メモリ装置を完成させ
る。

【００６６】第４実施形態第４実施形態は、メモリトランジスタの電荷蓄積手段と
してゲート絶縁膜中に埋め込まれ、たとえば１０ｎｍ以
下の粒径を有する多数の互いに絶縁されたナノ結晶を用
いた不揮発性半導体メモリ装置（以下、ナノ結晶型とい
う）に関する。図１３は、第４実施形態に係るナノ結晶
型メモリトランジスタの構造を示す断面図である。

【００６７】第４実施形態にかかるメモリトランジスタ
では、半導体基板（またはウエル）１０上に、トンネル
絶縁膜４０、絶縁膜４１およびゲート電極４２が積層さ
れ、トンネル絶縁膜４０上の絶縁膜４１内に、ナノ結晶
４３が多数埋め込まれている。また、第１，第２実施形
態と同様、ゲート電極４２上に保護絶縁膜１５が積層さ
れている。

【００６８】ナノ結晶４３は、たとえば、シリコンから
なり、そのサイズ（直径）が好ましくは１０ｎｍ以下、
たとえば４ｎｍ程度であり、個々のナノ結晶同士が絶縁
膜４１で空間的に、４ｎｍ程度の距離をおいて分離され
ている。ナノ結晶４３は“電荷蓄積手段”に該当し、空
間的に離散化されている。トンネル絶縁膜４０は、ＭＯ
ＮＯＳ型よりやや厚く、たとえば、３〜５ｎｍ程度の膜
厚に設定される。

【００６９】その他の構成、すなわち保護絶縁膜１５、
サイド絶縁膜１８、半導体層１０’およびソース不純物
領域１７ａおよびドレイン不純物領域１７ｂは、第１〜
第３実施形態と同様である。

【００７０】このような構成のナノ結晶型メモリトラン
ジスタの製造では、とくに図示しないが、ゲートの積層
膜の成膜工程において、まず、トンネル絶縁膜４０を熱
酸化法により成膜した後、たとえば減圧ＣＶＤ法で、ト
ンネル絶縁膜４０上に結晶シリコンからなる複数のナノ
結晶４３を形成する。また、ナノ結晶４３を埋め込むよ
うに、絶縁膜４１を７ｎｍほど減圧ＣＶＤにより堆積す
る。絶縁膜４１上に、不純物が導入された多結晶シリコ
ンまたはポリサイドからなるゲート電極４２となる層を
堆積する。最後に、第１〜第３実施形態と同様な方法に
よって、保護絶縁膜１５をゲート絶縁膜４２上に成膜す
る。

【００７１】その後は、第２，第３実施形態と同様な方
法によって、ゲート加工を行った後、サイド絶縁膜１８
の成膜と加工、半導体層１０’の形成、ソース不純物領
域１７ａおよびドレイン不純物領域１７ｂの同時形成な
どの諸工程を経て、当該不揮発性半導体メモリ装置を完
成させる。

【００７２】

【発明の効果】本発明に係る不揮発性半導体記憶装置お
よびその駆動方法によれば、短チャネル効果を有効に抑
制しながらソース・ドレイン不純物領域の接合耐圧を改
善し、リーク電流を低減することによって、メモリトラ
ンジスタ特性および信頼性の向上を図ることができる。
また、その際にゲートの制御性悪化、オン抵抗増大を有
効に防止できる。

【図面の簡単な説明】

【図１】第１実施形態に係る不揮発性メモリ装置におい
て、ＮＡＮＤ型メモリセルアレイの基本構成を示す回路
図である。

【図２】第１実施形態に係る不揮発性メモリ装置におい
て、各メモリトランジスタの構造を示す断面図である。

【図３】第１実施形態に係る不揮発性メモリ装置の製造
途中の、サイド絶縁膜の形成後の断面図である。

【図４】図３に続く、半導体層の形成後の断面図であ
る。

【図５】図４に続く、ソース・ドレイン不純物領域の形
成時の断面図である。

【図６】熱拡散による濃度プロファイルが誤差関数分布
をとるとした場合に、基板濃度Ｃｂをパラメータとした
濃度勾配ａと耐圧（ブレークダウン電圧ＶＢ）との関係
を示すグラフである。

【図７】１回のイオン注入で形成したソース・ドレイン
不純物領域の濃度プロファイル例を示すグラフである。

【図８】第２実施形態に係る、分離ソース線ＮＯＲ型の
セル方式を採用した不揮発性メモリ装置の基本セル構成
を示す回路図である。

【図９】第２実施形態に係る不揮発性半導体メモリ装置
において、ＭＯＮＯＳ型メモリトランジスタの構造を示
す断面図である。

【図１０】第２実施形態に係る不揮発性半導体メモリ装
置の製造途中の、ゲート積層膜の成膜後の断面図であ
る。

【図１１】図１０に続く、ゲートのパターンニング後の
断面図である。

【図１２】第３実施形態に係るＭＮＯＳ型メモリトラン
ジスタの構造を示す断面図である。

【図１３】第４実施形態に係るナノ結晶型メモリトラン
ジスタの構造を示す断面図である。

【図１４】従来のＦＧ型メモリトランジスタの構造を示
す断面図である。

【図１５】従来のＭＯＮＯＳ型メモリトランジスタの構
造を示す断面図である。

【図１６】従来のＦＧ型およびＭＯＮＯＳ型メモリトラ
ンジスタについて、ソース・ドレイン接合耐圧の基板キ
ャリア濃度依存性を示すグラフである。

【符号の説明】

１…ＮＡＮＤ列、１０…半導体基板またはウエル、１
０’…半導体層、１１，２０，３０，４０…トンネル絶
縁膜、１２…フローティングゲート（電荷蓄積手段）、
１３…ゲート間絶縁膜、１４…コントロールゲート、１
５…保護絶縁膜、１６…ソース・ドレイン不純物領域、
１７ａ…ソース不純物領域、１７ｂ…ドレイン不純物領
域、１８…サイド絶縁膜、１９…レジストパターン、２
１，３１…窒化膜、２２…トップ絶縁膜、２３，３２，
４２…ゲート電極、４３…ナノ結晶（電荷蓄積手段）、
Ｍ１１，Ｍ１１ａ，Ｍ１１ｂ等…メモリトランジスタ、
ＷＬ１，ＷＬ１１等…ワード線、ＢＬ１，ＢＬａ等…ビ
ット線、ＳＬ，ＳＬ１等…ソース線。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F001 AA13 AA19 AA25 AA31 AA43 AB08 AD12 AD15 AD16 AD18 AD52 AD53 AF20 AF25 AG02 AG12 AG23 AG26 5F083 EP02 EP09 EP13 EP18 EP23 EP62 EP67 EP76 EP77 ER03 ER09 ER14 ER19 ER21 GA30 JA04 JA35 JA53 PR12 PR15 PR25 PR36 ZA21

Claims

【特許請求の範囲】

【請求項１】半導体の表面部分にチャネル形成領域を挟
んで形成されたソース・ドレイン不純物領域と、当該チ
ャネル形成領域上に設けられ内部に電荷蓄積手段を含む
ゲート絶縁膜と、当該ゲート絶縁膜上のゲート電極とを
備えた不揮発性半導体記憶装置であって、上記チャネル形成領域の端部から上記ゲート電極の側面
側に積層された半導体層を有し、上記ソース・ドレイン不純物領域は、上記半導体層に形
成され、半導体層の上部から下部にむけて不純物濃度が
次第に低くなる濃度プロファイルを有する不揮発性半導
体記憶装置。
【請求項２】上記ソース・ドレイン不純物領域は、上記
ゲート絶縁膜および／または上記ゲート電極に対し、サ
イド絶縁膜を介して隣接している請求項１に記載の不揮
発性半導体記憶装置。
【請求項３】上記ソース・ドレイン不純物領域は、上記
サイド絶縁膜を介して隣り合う上記ゲート絶縁膜内で電
荷蓄積手段が形成された位置より深くまで形成されてい
る請求項２に記載の不揮発性半導体記憶装置。
【請求項４】上記サイド絶縁膜の膜厚は、上記電荷蓄積
手段と上記チャネル形成領域との距離を規定する絶縁膜
厚より厚く設定されている請求項２に記載の不揮発性半
導体記憶装置。
【請求項５】上記サイド絶縁膜は、読み出し時の所定の
バイアス条件下で、上記ソース・ドレイン領域の、ゲー
ト絶縁膜またはゲート電極に面した部分に多数キャリア
蓄積層が形成されるような膜厚に設定されている請求項
２に記載の不揮発性半導体記憶装置。
【請求項６】上記半導体層は、エピタキシャル成長層で
ある請求項１に記載の不揮発性半導体記憶装置。
【請求項７】半導体の表面部分に形成されたチャネル形
成領域と、当該チャネル形成領域上に設けられ内部に電
荷蓄積手段を含むゲート絶縁膜と、当該ゲート絶縁膜上
のゲート電極と、上記チャネル形成領域の両端から上記
ゲート電極の側面側に積層された半導体層に形成され、
半導体層の上部から下部にむけて不純物濃度が次第に低
くなる濃度プロファイルを有するソース・ドレイン不純
物領域とを備え、上記電荷蓄積手段に蓄積された電荷量
に応じて閾値が変化するメモリトランジスタを有し、当該メモリトランジスタの蓄積電荷量を変えてデータを
記憶させ、導通／非導通または導通時の電流量に応じて
記憶データを読み取る不揮発性半導体記憶装置の駆動方
法であって、上記ソース・ドレイン不純物領域の、ゲート絶縁膜また
はゲート電極に面した部分に多数キャリア蓄積層を形成
した状態で、上記記憶データの読み取りを行う不揮発性
半導体記憶装置の駆動方法。
【請求項８】データの書き込み時に、上記メモリトラン
ジスタが複数配置されたメモリセルアレイ内で、選択し
たセル内のメモリトランジスタと同じ電圧がゲート電極
に印加される非選択セル内のメモリトランジスタのソー
ス・ドレイン不純物領域に、当該ソース・ドレイン不純
物領域と上記チャネル形成領域との間のｐｎ接合を逆バ
イアスさせる書き込みインヒビット電圧を印加して、デ
ータの誤書き込みを防ぐ請求項７に記載の不揮発性半導
体記憶装置の駆動方法。