KR100237121B1 - 셀이 과잉소거되지 않게 하기 위해 분할된 플로팅 게이트를 갖고 있는 전기적으로 소거가능하고 프로그램 가능한 판독 전용 메모리 셀 및 그 제조 방법 - Google Patents

셀이 과잉소거되지 않게 하기 위해 분할된 플로팅 게이트를 갖고 있는 전기적으로 소거가능하고 프로그램 가능한 판독 전용 메모리 셀 및 그 제조 방법 Download PDF

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Abstract

플로팅 게이트형 전계 효과 트랜지스터는 서로 전기적으로 분리된 하부 게이트 산화물층(10d) 상에 다수의 플로팅 게이트 서브전극(10f/10g)를 갖고 있고; 플로팅 게이트 서브전극들 중의 하나가 과잉소거로 인해 채널 영역의 일부를 공핍 상태로 변화시키더라도, 다른 서브전극이 누산된 전자량에 따라 채널 전류를 전달하고 차단하기 때문에, 과잉소거는 플로팅 게이트형 전계 효과 트랜지스터의 기능에 영향을 미치지 않는다.

Description

셀이 과잉소거되지 않게 하기 위해 분할된 플로팅 게이트를 갖고 있는 전기적으로 소거가능하고 프로그램 가능한 판독 전용 메모리 셀 및 그 제조 방법
제1도는 종래의 스택형 플로팅 게이트 전계 효과 트랜지스터의 레이아웃을 도시한 평면도.
제2도는 제1도의 라인 A-A를 따라 절취하여 도시한 단면도로서 스택형 플로팅 게이트 전계 효과 트랜지스터의 구조를 도시한 도면.
제3도는 기입을 통합 임계치의 증가를 나타내는 그래프.
제4도는 소거를 통한 임계치의 감소를 나타내는 그래프.
제5도는 본 발명을 구현하는 플로팅 게이트 전계 효과 트랜지스터의 레이아웃을 도시한 평면도.
제6도는 제5도의 라인 B-B를 따라 절취하여 도시한 도면으로서 플로팅 게이트 전계 효과 트랜지스터의 구조를 도시한 도면.
제7(a)도 내지 제7(f)도는 제5도 및 제6도에 도시된 플로팅 게이트 전계 효과 트랜지스터를 제조하는 공정 순서를 도시한 평면도.
제8(a)도 내지 제8(f)도는 제7(a)도 내지 제7(f)도의 라인 C-C를 따라 절취하여 도시한 단면도로서 제조 공정시의 구조를 도시한 도면.
제9도는 플로팅 게이트 전계 효과 트랜지스터의 기입 특성을 도시한 그래프.
제10도는 플로팅 게이트 전계 효과 트랜지스터의 소거 특성을 도시한 그래프.
제11도는 과잉 소거가 전계 효과 서브트랜지스터들 중의 한 서브트랜지스터에 발생하기 전후의 전계 효과 서브트랜지스터의 기입 특성을 도시한 그래프.
제12도는 과잉 소거가 전계 효과 서브트랜지스터들 중의 한 서브트랜지스터에 발생하기 전후의 전계 효과 서브트랜지스터의 소거 특성을 도시한 그래프.
제13도는 과잉 소거가 다른 전계 효과 서브트랜지스터에 발생하기 전후의 전계 효과 서브트랜지스터의 기입 특성을 도시한 그래프.
제14도는 과잉 소거가 다른 전계 효과 서브트랜지스터에 발생하기 전후의 전계 효과 서브트랜지스터의 소거 특성을 도시한 그래프.
제15도는 본 발명에 따른 다른 플로팅 게이트형 전계 효과 트랜지스터의 레이아웃을 도시한 평면도.
제16도는 제15도의 라인 D-D를 따라 절취하여 도시한 도면으로서 플로팅 게이트형 전계 효과 트랜지스터의 구조를 도시한 도면.
제17도는 제16도의 E로 둘러싸인 플로팅 게이트형 전계 효과 트랜지스터의 일부를 확대하여 도시한 단면도.
제18(a)도 내지 제18(c)도는 제15도의 라인 D-D를 따라 절취하여 도시한 단면도로서 제15도 및 제16도에 도시된 플로팅 게이트형 전계 효과 트랜지스터를 제조하는 공정 순서의 주요 단계를 도시한 도면.
제19도는 본 발명에 따른 또 다른 플로팅 게이트형 전계 효과 트랜지스터의 레이아웃을 도시한 평면도.
제20도는 제19도의 라인 F-F를 따라 절취하여 도시한 단면도로서 플로팅 게이트형 전계 효과 트랜지스터의 구조를 도시한 도면.
제21(a)도 내지 제21(d)도는 라인 F-F를 따라 절취하여 도시한 단면도로서 플로팅 게이트형 전계 효과 트랜지스터를 제조하는 공정 순서를 도시한 도면.
제22도는 본 발명의 플로팅 게이트형 전계 효과 트랜지스터에 의해 실현된 NOR형 메모리 블록을 도시한 회로도.
* 도면의 주요부분에 대한 부호의 설명
10,32,41 : 플로팅 게이트형 전계 효과 트랜지스터
10a, 32a : 소스 영역 10a, 32a : 드레인 영역
10c, 32c : 채널 영역 10d, 32d, 42 : 제1 게이트 절연층
10e, 32e, 41 : 플로팅 게이트 전극 10h, 32f : 제2 게이트 절연층
10i, 32g : 제어 게이트 전극 11,31 : 반도체 층
본 발명은 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 디바이스에 관한 것으로, 특히 핫 캐리어 주입 및 파울러 노드하임 터널링 현상을 통해 임계치를 변화시키는 스택형 플로팅 게이트 전계 효과 트랜지스터를 갖고 있는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 디바이스에 관한 것이다.
제1도 및 제2도는 종래의 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 디바이스에 내장된 스택형 플로팅 게이트 전계 효과 트랜지스터의 전형 예를 도시한 것이다. 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 디바이스는 p형 실리콘 기판(1) 상에 제조되고, 필드 산화물층(2)은 스택형 플로팅 게이트 전계 효과 트랜지스터(3)에 대한 활성 영역을 정한다. n형 도펀트 불순물은 활성 영역으로 선택적으로 유입되어, 농후하게 도프된 n형 소스 영역(3a) 및 농후하게 도프된 n형 드레인 영역(3b)을 채널 영역(3c)의 양측면 상에 형성한다.
얇은 게이트 산화물층(3d)은 채널 영역(3c)을 피복하고, 파울러 노드하임 터널링 전류를 통과시킬 만큼 충분히 얇다. 플로팅 게이트 전극(3e)은 얇은 게이트 산화물층(3d) 상에 형성되고, 게이트간 절연층(3f)이 위에 배치된다. 제어 게이트 전극(3g)은 게이트간 절연층(2f) 상에 형성되고, 얇은 게이트 산화물층(3d), 플로팅 게이트(3e), 게이트간 절연층(3f) 및 제어 게이트(3g)는 전체로서 스택 게이트 구조물을 구성한다. 농후하게 도프된 n형 소스 영역(3a) 및 농후하게 도프된 n형 드레인 영역(3b)은 제어 게이트(3g)와 셀프 얼라인된다.
활성 영역은 매트릭스 형태로 배열되고, 따라서 스택형 플로팅 게이트 전계 효과 트랜지스터는 NOR형 메모리 셀 어레이를 형성한다.
제어 게이트 전극(3g)은 동일한 행 내의 다른 스택형 플로팅 게이트 전계 효과 트랜지스터의 제어 게이트 전극(3g)과 합해지고, 제어 게이트 전극(3g)은 워드 라인 WL을 형성한다. 농후하게 도프된 n형 소스 영역(3a)은 워드 라인 WL과 관련된 다른 스택형 플로팅 게이트 전계 효과 트랜지스터와 공유된다.
다른 스택형 플로팅 게이트 전계 효과 트랜지스터는 스택형 플로팅 게이트 전계 효과 트랜지스터(3)의 우측 상의 활성 영역에 할당되고, 다른 워드 라인 및 다른 농후하게 도프된 n형 소스 영역은 또한 다른 스택형 플로팅 게이트 전계 효과 트랜지스터들 사이에서 공유된다. 농후하게 도프된 n형 드레인 영역(3b)은 스택형 플로팅 게이트 전계 효과 트랜지스터(3)와 이것의 우측 상에 있는 다른 스택형 플로팅 게이트 전계 효과 트랜지스터 사이에서 공유되고, 디지트 선(도시되지 않음)에 접속된다. 디지트 선(도시되지 않음)은 상이한 레벨 상의 워드 라인 WL에 수직으로 연장한다.
스택형 플로팅 게이트 전계 효과 트랜지스터의 임계치는 플로팅 게이트 전극(3e)내에 누적된 전자량에 따라 변할수 있다. 높은 임계치 및 낮은 임계치는 기입 상태 및 소거 상태에 대응한다.
스택형 플로팅 게이트 전계 효과 트랜지스터를 높은 임계치로 변화시키기 위해, +5 볼트의 전원 전압보다 높은 12 볼트의 기입 게이트 전압이 제어 게이트 전극(3g)에 인가되고, 7 볼트의 기입 드레인 전압은 디지트선을 통해 농후하게 도프된 n형 드레인 영역(3b)에 공급된다. p형 실리콘 기판(1) 및 농후하게 도프된 n형 소스영역(3a)은 접지된다. 역으로 바이어스 된 농후하게 도프된 n형 드레인 영역(3b)은 열 전자(hot electron)를 발생시키고, 열 전자는 제어 게이트 전극(3g)에 인가된 기입 게이트 전압에 의해 생성된 강한 전계로 인해 플로팅 게이트 전극(3e) 쪽으로 이끌린다. 열 전자는 플로팅 게이트 전극(3e)에 누적되고, 누적된 전자는 채널 영역(3c)에 영향을 미친다. 임계치는 비례 분포의 범위 내에서 바이어스 조건과 시간에 의해 결정되고, 예를 들어 7 볼트로 평가된다. 높은 임계치로의 변화는 각각의 스택형 플로팅 게이트 전계 효과 트랜지스터에 대해 실행된다.
낮은 임계치로의 변화는 채널 소거 또는 블록 소거를 통해 실행된다. 누적된 전자는 블록 소거 시에 플로팅 게이트 전극(3e)으로부터 얇은 게이트 산화물층(3d)을 통해 소스 영역(3a)으로 방출된다. 그러나, 블록 소거는 얇은 게이트 산화물층(3d)에 스트레스를 주어서, 플래시형의 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 디바이스에서는 채널 소거가 대부분이다.
채널 소거는 예를 들어 4 Kbit마다 실행되고, 누적된 전자는 파울러 노드하임 터널링 전류로서 얇은 게이트 산화물층(3d)을 통해 채널 영역(3c)으로 방출된다. 전원 전위차보다 큰 전위차가 제어 게이트 전극(3G)과 채널 영역(3C) 사이에 인가된다. 제어 게이트 전극(3G)에 -15 볼트가 인가되면, P형 실리콘 기판(1)은 +3 볼트로 바이어스되고, 18 볼트의 큰 전위차가 제어 게이트 전극(3G)과 채널 영역(3C)사이에 인가된다. 그 다음, 누적된 전자는 얇은 게이트 산화물층(3D)을 통해 P형 실리콘 기판(1) 내로 방출되고, 임계치는 양(+)의 전원 전압보다 낮은 2 볼트로 저하된다.
플래시형의 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 디바이스는 과잉 소거시에 문제에 봉착한다. 얇은 게이트 산화물층(3D)의 포인트 결함이 과잉 소거의 원인이 된다고 일컬어지고 있지만, 과잉 소거는 명백하게 이해되지 못하고 있다.
전자가 플로팅 게이트 전극(3e)으로부터 과도하게 방출되면, 플로팅 게이트 전계 효과 트랜지스터에 과잉 소거가 발생한다. 전자가 과도하게 방출되는 경우에도, 플로팅 게이트 전계 효과 트랜지스터는 과잉 소거시의 임계치가 접지 전압 레벨 보다 높은 한은 전자의 주입을 통해 높은 임계치로 변화될 것이다. 그러나, 과잉 소거시의 임계치가 음의 값으로 될 때, 플로팅 게이트형 전계 효과 트랜지스터는 공핍 모드로 들어가고, 통상의 전자 주입을 통해 높은 임계치 레벨로 거의 변화되지 않는다.
다른 플로팅 게이트 전계 효과 트랜지스터가 과잉 소거된 플로팅 게이트 전계 효과 트랜지스터와 디지트선을 공유하면, 이들 플로팅 게이트 전계 효과 트랜지스터는 NOR 메모리 블록을 형성하고, 다른 플로팅 게이트 전계 효과 트랜지스터는 기입상태로 변화될 수 없는데, 왜냐하면 과잉 소거된 플로팅 게이트 전계 효과 트랜지스터는 다른 플로팅 게이트 전계 효과 트랜지스터의 드레인 영역이 기입 드레인 전압에 도달할 수 없게 하기 때문이다. 이러한 바람직하지 못한 현상은 “디지트 선 결함”이라고 칭해진다.
본 발명자는 과잉 소거를 확인했다. 먼저, 본 발명자는 다음과 같은 제1도 및 제2도에 도시된 스택형 플로팅 게이트 전계 효과 트랜지스터를 제조했다.
p형 실리콘 기판(1)은 (100)표면 배향을 갖고, p형 실리콘 기판(1)의 표면부는 1×1017㎝-3으로 도프되었다. 필드 산화물층(2)의 두께는 0.6 미크론이었다. 얇은 게이트 산화물층(3d)은 열산화를 통해 성장되었고, 두께가 10 나노미터이었다.
플로팅 게이트 전극(3e)은 1×1019㎝-3의 n형 도펀트 불순물로 도프된 폴리 실리콘으로 형성되었고, 두께가 150 나노미터이었다. 플로팅 게이트 전극(3e)은 얇은 게이트 산화물층(3d)에서 두꺼운 필드 산화물층(2)으로 연장되었고, 플로팅 게이트 전극(3e)의 각각의 측부는 두꺼운 필드 산화물층(2)을 0.3 미크론만큼 중첩하였다.
게이트간 절연층(3f)은 하부 실리콘 산화물층, 실리콘 질화물층 및 상부 실리콘 산화물층의 적층 구조로 형성하였다. 실리콘 산화물층은 고온 기상 산화물 증착법으로 성장되었고, 실리콘 질화물층은 저압 화학 기상 증착법으로 성장되었다. 하부 실리콘 산화물층 및 상부 실리콘 산화물층의 두께는 각각 7 나노미터 및 4 나노미터였고, 실리콘 질화물층의 두께는 9 나노미터였다.
제어 게이트 전극(3g)은 길이가 0.8 미크론, 폭이 0.8 미크론이고, 150 나노미터 두께의 농후하게 도프된 n형 폴리실리콘층과 200 나노미터 두께의 텅스텐 규화물층의 적층으로 이루어졌다.
농후하게 도프된 n형 소스 영역(3a)은 약 0.4 미크론 깊이의 p-n 접합부를 형성하였고, 제어 게이트 전극(3)과 0.25 미크론만큼 중첩되었다. 농후하게 도프된 n형 드레인 영역(3b)은 약 0.15 미크론 깊이의 p-n 접합부를 형성하였고, 제어 게이트 전극(3g)과 0.1 미크론만큼 중첩되었다. 농후하게 도프된 n형 소스 영역(3a)이 농후하게 도프된 n형 드레인 영역(3b)보다 더 깊은 이유는 소스 영역(3a)이 낮은 저항을 갖게 되기 때문이다.
스택형 플로팅 게이트 전계 효과 트랜지스터를 사용하여, 본 발명자는 임계치를 측정했고, 기입/소거 특성을 분석했다. 기입 동안의 바이어스 조건은 제어 게이트 전극(3g)에 대해 12 볼트, 농후하게 도프된 n형 드레인 영역(3b)에 대해 7 볼트, 농후하게 도프된 n형 소스 영역(3a) 및 p형 실리콘 기판(1)에 대해 접지 전압이었고, 20 마이크로초동안 유지되었다.
한편, 소거 동안의 바이어스 조건은 제어 게이트 전극(3g)에 대해 -15 볼트, p형 실리콘 기판(1)에 대해 3 볼트이었다. 소거는 4000개의 플로팅 게이트 전계 효과 트랜지스터에 대해 소거가 동시에 실행되었으며, 바이어스 조건은 1초 동안 유지 되었다.
임계치에 대해 제3도 및 제4도에 도시하였다. 우수한 플로팅 게이트 전계 효과 트랜지스터는 플롯 PL1(점선으로 표시됨)로 도시되었고, 과잉 소거가 발생하기 전의 불량 플로팅 게이트 전계 효과 트랜지스터는 플롯 PL2(실선으로 표시됨)로 도시되었다. 우수한 플로팅 게이트 전계 효과 트랜지스터는 누적된 전자의 방출을 통해 플롯 PL3(제4도 참조)을 따라 임계치가 저하했고, 그후 임계치는 전자의 주입을 통해 다시 플롯 PL1로 도시되었다. 그러므로, 우수한 플로팅 게이트 전계 효과 트랜지스터는 임계치가 2 볼트와 7 볼트 사이에서 변화했다.
그러나, 제4도의 플롯 PL4로 표시된 바와 같이 불량 플로팅 게이트 전계 효과 트랜지스터에 과잉 소거가 발생한 후에, 불량 플로팅 게이트 전계 효과 트랜지스터는 제 3도의 플롯 PL5로 표시된 바와 같이 임계치가 변화하지 않았다.
과잉 소거로의 엔트리 후에, 불량 플로팅 게이트 전계 효과 트랜지스터와 디지트선을 공유하는 우수한 플로팅 게이트 전계 효과 트랜지스터는 임계치가 변화하지 않았고, 디지트선 결함이 발생하였다.
불량 플로팅 게이트 전계 효과 트랜지스터는 누적된 전자의 방충을 통해 2 볼트와 0 사이로 임계치가 저하했고, 다음 전자 주입을 통해 독출 게이트 전압 이상으로 임계치가 증가되었다. 그러나, 주입과 방출이 반복되면, 낮고 높은 임계치가 점점 저하되었고, 또한 디지트선 결함이 발생하였다. 과잉 소거시의 불량 플로팅 게이트 전계 효과 트랜지스터는 방출을 통해 더 소거되었고, 임계치는 소거 동작시의 바이어스 조건에 의해 결정된 -2 볼트에 도달하였다.
그러므로, 과잉 소거는 플래시형의 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 디바이스에 치명적인 타격을 입혔고, 용장 메모리 셀만이 과잉 소거로 인한 불량 제품을 불합격으로부터 보호한다.
그러므로, 본 발명의 중요한 목적은 과잉 소거가 방지되는 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 셀을 제공하기 위한 것이다.
본 발명자는 상기 문제점을 심사 숙고하여 얇은 게이트 산화물층이 부분적으로 손상되었다는 것을 알았다.
상기 목적을 달성하기 위해, 본 발명은 다수의 플로팅 게이트 서브 전극이 채널 영역의 각각의 서브영역을 제어하게 하는 것을 제안한다.
본 발명에 따르면, 제1 도전형 반도체층 상에 제조된 플로팅 게이트형 전계 효과 트랜지스터가 제공되는데, 이 전계 효과 트랜지스터는 제1 도전형과 반대인 제2 도전형을 갖고 있고 반도체 층의 표면부에 형성된 소스 영역 ; 상기 표면부와 이격된 반도체 층의 다른 표면부에 형성된 제2 도전형의 드레인 영역 ; 소스 영역과 드레인 영역 사이의 반도체 층의 또 다른 표면부에 제공된 채널 영역; 최소한 채널 영역을 피복하고 채널 전류를 통과시킬 수 있는 두께를 갖는 제 1 게이트 절연층; 제 1 게이트 절연층 상에 형성된 다수의 서브전극을 간격을 두고 갖고 있는 플로팅 게이트 전극; 다수의 서브전극의 상부면을 피복하고 다수의 서브전극을 서로 분리시키기 위해 다수의 서브전극들 사이의 갭을 채우는 제 2 게이트 절연층; 및 제2 게이트 절연층 상에 형성되어, 터널링 전류가 제 1 게이트 절연층을 통해 흐르게 하여 임계치가 제어 게이트 전극에 인가된 독출 게이트 전압보다 높은지 낮은지를 검사하기 위해 제 1 게이트 절연층 양단에 전계를 생성하는 제어 게이트 전극을 포함한다.
본 발명의 다른 특징에 따르면, 플로팅 게이트형 전계 효과 트랜지스터를 제조하는 방법이 제공되는데, 이 방법은 제1도전층을 증착하는 단계; 제1도전층을 제1도전성 서브층으로 분할하기 위해 최소한 하나의 갭을 형성하는 단계; 제1도전성 서브층의 상부면 상에 그리고 최소한 하나의 갭 내에 제 2 게이트 절연층을 형성 하는 단계를 포함하는 것을 특징으로 한다.
전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 디바이스의 특징 및 장점은 첨부된 도면을 참조한 다음 설명으로부터 더욱 명백해질 것이다.
[실시예 1]
먼저 제5도 및 제6도를 참조하면, 본 발명을 구현하는 플로팅 게이트 전계 효과 트랜지스터 (10)는 P형 실리콘 기판(11)상에 제조되고, 이 p형 실리콘 기판(11)은 반도체 층의 역할을 한다. p형 실리콘 기판(11)은 (100) 표면 배향이고, 표면 도펀트 농도는 2×1017㎝-3정도이다. 제5도 및 제6도에는 도시하지 않았지만, 플로팅 게이트 전계 효과 트랜지스터(10)는 구조가 유사한 다른 플로팅 게이트 전계 효과 트랜지스터와 함께 NOR형 메모리 블록을 형성하고, 플로팅 게이트 전계 효과 트랜지스터들은 각각 데이터 비트를 저장한다. 다수의 NOR형 메모리 블록은 플래시형의 전기적으로 소거 가능하고 프로그램 가능한 판독 전용 메모리 디바이스에 내장되어, 메모리 셀 어레이를 형성한다. 어드레싱 시스템, 감지 증폭기 유니트, 기입 유니트, 데이터 버퍼 유니트 및 소거 시스템은 데이터 비트를 억세스 ,재기입할 때 메모리 셀 어레이를 보조한다. 그러나, 이들 시스템 및 유니트는 본 발명을 이해하는데 덜 중요하기 때문에 이들에 대해서는 후술하지 않겠다.
플로팅 게이트 전계 효과 트랜지스터에 할당된 능동 디바이스 영역은 매트릭스 형태로 배열되고, 2차원적으로 또는 제4도의 가로와 세로 방향으로 간격을 두고 반복된다. 세로 방향의 반복은 이하 행이라고 하고, 가로 방향의 반복은 열이라고 하기로 한다.
p형 실리콘 기판(11)은 선택적으로 산화되어, 두꺼운 필드 산화물층(11a)을 형성하고, 두꺼운 필드 산화물층(11a)은 플로팅 게이트 전계 효과 트랜지스터(10)에 할당된 능동 디바이스 영역(11b)을 정한다. 두꺼운 필드 산화물층(11a)의 두께는 0.6 미크론이다. 다른 플로팅 게이트 전계 효과 트랜지스터는 다른 능동 디바이스 영역에 각각 할당된다.
능동 디바이스 영역(11b)은 n형 도펀트 불순물로 부분적으로 도프되어, 농후하게 도프된 n형 소스 영역(10a) 및 농후하게 도프된 n형 드레인 영역(10b)으로서 작용한다. 채널 영역(10c)은 농후하게 도프된 n형 소스 영역(10a)과 농후하게 도프된 n형 드레인 영역(10b)사이에 제공된다.
농후하게 도프된 n형 드레인 영역(10b) 및 p형 실리콘 기판(11)은 0.15 미크론 깊이의 p-n 접합부를 형성하고, 제어 게이트 전극(10i)과 0.1 미크론만큼 중첩된다. 플로팅 게이트 전계 효과 트랜지스터(10)는 농후하게 도프된 n형 드레인 영역(10b)을 우측 행의 플로팅 게이트 전계 효과 트랜지스터와 공유한다. 제5도 및 제6도에는 도시되지 않았지만, 디지트선은 농후하게 도프된 n형 드레인 영역(10b)에 접속되고, 제5도의 가로 방향으로 플로팅 게이트 전계 효과 트랜지스터 상을 연장한다.
한편, 농후하게 도프된 n형 소스 영역(10a)은 p형 실리콘 기판(11)과 함께 0.4미크론 깊이의 p-n 접합부를 형성하고, 제어 게이트 전극(10i) 아래로 0.25 미크론만큼 연장한다. 농후하게 도프된 n형 소스 영역(10a)은 농후하게 도프된 n형 드레인 영역(10b)보다 더 깊고, 따라서 농후하게 도프된 n형 드레인 영역(10b)보다 저항이 더 낮다. 농후하게 도프된 n형 소스 영역(10a)은 제5도의 수직 방향으로 연장하고, 동일한 행의 다른 플로팅 게이트 전계 효과 트랜지스터의 농후하게 도프된 n형 소스 영역과 합해진다.
얇은 게이트 산화물층(10d)은 채널 영역(10c), 농후하게 도프된 n형 소스 영역(10a)의 일부 및 농후하게 도프된 n형 드레인 영역(10b)의 일부를 피복한다. 얇은 게이트 산화물층(10d)은 열 산화를 통해 성장되고, 두께가 10 나노미터 정도이다. 얇은 게이트 산화물층(10d)은 너무 얇아서 파울러 노드하임 터널링 전류가 얇은 게이트 산화물층(10d)을 통해 흐를 수 있다.
플로팅 게이트 전극(10e)은 얇은 게이트 산화물층(10d) 상에 제공되고, 농후하게 도프된 n형 폴리실리콘으로 형성된다. 도펀트 농도는 1×1019㎝-3정도이고, 플로팅 게이트 전극 (10e)의 두께는 약 150 나노미터이다. 2개의 플로팅 서브전극(10f 및 10g)은 결합하여 플로팅 게이트 전극(10e)을 형성하고, 서로 60 나노미터만큼 이격된다. 농후하게 도프된 n형 소스 영역(10a)은 플로팅 서브전극(10f)과 0.25미크론만큼 부분적으로 중첩되고, 농후하게 도프된 n형 드레인 영역(10b)은 다른 플로팅 서브전극(10g)과 0.1 미크론만큼 부분적으로 중첩된다. 플로팅 서브전극(10f) 및 플로팅 서브전극(10g)은 농후하게 도프된 n형 드레인 영역(10b) 및 농후하게 도프된 n형 소스 영역으로부터 0.25 미크론만큼 각각 이격된다. 플로팅 서브전극(10f 와 10g) 사이의 갭은 채널 폭 방향으로 또는 드레인 영역(10b)에서 소스 영역(10a)으로 흐르는 채널 전류에 수직인 방향으로 연장한다. 플로팅 서브전극(10f 및 10g)은 두꺼운 필드 산화물층(11a) 상에서 0.3미크론만큼 연장한다.
게이트간 절연층(10h)은 플로팅 서브전극(10f/10g)의 상부면을 피복할 뿐만 아니라 플로팅 서브전극(10f와 10g) 사이의 갭을 채운다. 게이트간 절연층(10h)은 다층 구조를 갖고, 7 나노미터 두께의 실리콘 산화막, 9 나노미터 두께의 실리콘 질화막 및 4 나노미터 두께의 실리콘 산화막은 게이트간 절연층(10h)에 내장된다. 실리콘 산화막은 고온 기상 산화물 증착법으로 성장되고, 실리콘 질화막은 저압화학 기상 증착법으로 증착된다. 게이트간 절연층(10h)은 채널 영역(10c)상의 얇은 게이트 산화물층(10d)과 부분적으로 합해져서 채널 영역(10c)상의 얇은 게이트 산화물층 (10d)과 접촉 상태로 부분적으로 유지되고, 플로팅 서브전극(10f 및 10g)은 게이트간 절연층(10h)에 의해 전기적으로 서로 분리된다.
게이트간 절연층(10h)의 상부면 상에는 150 나노미터 두께의 농후하게 도프된 n형 폴리실리콘층와 200 나노미터 두께의 텅스텐 규화물 층이 적층된 제어 게이트 전극(10i)이 제공된다. 제어 게이트 전극(10i)은 게이트간 절연층(10h)에 의해 플로팅 서브전극(10f 및 10g)으로부터 전기적으로 분리된다. 제어 게이트 전극(10i)은 0.8 미크론의 게이트 길이 및 0.8 미크론의 게이트 폭을 갖고, 동일한 행의 다른 플로팅 게이트 전계 효과 트랜지스터의 제어 게이트 전극과 함께 워드 라인의 일부를 형성한다.
n형 도펀트 불순물은 제어 게이트 전극(10i)과 셀프 얼라인 방식으로 농후하게 도프된 n형 소스 영역(10a) 및 농후하게 도프된 n형 드레인 영역(10b)내로 유입된다.
얇은 게이트 산화물층(10d), 플로팅 게이트 전극(10e), 게이트간 절연층(10h) 및 제어 게이트 전극(10i)은 채널 영역 상에 적층되어, 전체로서 적층 게이트 구조물을 구성한다.
이하 제5도 및 제6도에 도시된 플로팅 게이트 전계 효과 트랜지스터를 제조하는 공정 순서에 대해 설명하겠다. 제7(a)도 내지 제7(f)도 및 제8(a)도 내지 제8(f)도는 공정순서를 도시한 것이다.
공정 순서는 먼저 2×1017㎝-3으로 도프된 p형 실리콘 기판(11)을 준비하고, 이 기판의 표면 배향은 (100)이다. 두꺼운 필드 산화물층(11a)은 실리콘 국부 산화 기술을 이용하여 0.6 미크론 두께로 성장된다. 두꺼운 필드 산화물층(11a)은 플로팅 게이트 전계 효과 트랜지스터에 대해 행 및 열로 배열된 능동 디바이스 영역을 정하고, 능동 디바이스 영역의 폭은 0.8 미크론이다. 각각의 능동 디바이스 영역에 상기 층들과 영역들이 형성되지만, 이하 간단하게 설명하기 위해 능동 디바이스 영역(11b)에만 초점을 맞추겠다.
얇은 게이트 산화물층(10d) 은 능동 디바이스 영역(11b) 상에서 10 나노미터 두께로 열적으로 성장된다. 실리콘 질화물층은 급속한 열적 질화를 이용하여 얇은 게이트 산화물층(10d) 상에 형성될 수 있고, 얇은 게이트 산화물층(10d)은 화학 기상 증착법으로 증착된 실리콘 질화물층으로 대체될 수 있다.
폴리실리콘은 구조물의 전체 표면 상에 150 나노미터 두께로 증착되고, n형 도펀트 불순물은 폴리실리콘 층(21) 내로 열적으로 확산되거나 주입된다. 폴리실리콘 층(21)의 도펀트 농도는 1×1019㎝-3정도이다.
실리콘 산화물은 화학 기상 증착법을 사용하여 150 나노미터 두께로 증착되어 실리콘 산화물층(22)을 형성한다. 후속적으로, 폴리실리콘은 화학 기상 증착법으로 50 나노미터 두께로 증착되고, 실리콘 산화물층(22)은 폴리실리콘 층(23)이 위에 배치된다. 포토레지스트 용액은 폴리실리콘 층(23) 상에 퍼지고, 포토레지스트 층은 마스크(도시되지 않음)로 패턴된다. 마스크는 채널 영역(10c)의 일부 상에 폴리실리콘층(23)을 노출시킨다.
마스크를 사용하여, 폴리실리콘층(23)의 노출된 부분은 이방성 에칭을 통해 에칭되고, 실리콘 산화물층(22)의 노출된 부분은 이방성 에칭을 통해 더욱 에칭된다.
슬릿(24)은 폴리실리콘층(23) 및 실리콘 산화물층(22) 내에 형성되고, 제7(a)도 및 제8(a)도에 도시된 바와 같이 도프된 폴리실리콘층(21)의 일부를 노출시킨다. 슬릿(24)은 폭이 0.4 미크론이고, 세로 방향으로 연장한다. 슬릿(24)은 0.6 미크론만큼 세로 방향으로 연장하는 능동 디바이스 영역(11b)의 세로부(11b´)로부터 이격되고, 2개의 슬릿은 인접한 2개의 세로부(11b´)들 사이에 형성된다.
후속적으로, 실리콘 산화물은 스텝 커버리지 관점에서 적절한 성장 기술을 통해 구조물의 전체 표면 상에 170 나노미터 두께로 형성된다. 저압 화학 기상 증착법, 고온 기상 산화물 증착법 및 플라즈마-인핸스드 화학 기상 증착법이 적절한 성장 기술이다. 그 결과, 실리콘 산화물층(25)은 폴리실리콘층(23)을 피복하고, 제7(b)도 및 제8(b)도에 도시된 바와 같이 슬릿(24)을 채운다.
실리콘 산화물층(25)은 불균일하게 에칭되어, 실리콘 산화물의 일부분들(25a 및 25b)이 슬릿(24) 내에 남는다. 폴리실리콘층(23)은 실리콘 산화물층(22)을 에칭제로부터 보호하고, 도프된 폴리실리콘층(21)은 실리콘 산화물의 일부분들(25a와 25b)사이의 갭에 노출된다. 갭은 60 나노미터만큼 좁다.
마스크로서 실리콘 산화물의 일부분들(25a 및 25b)을 사용하여, 폴리실리콘층(23) 및 노출된 도프 폴리실리콘층(21)은 이방성 에칭된다. 폴리실리콘층(23)은 완전하게 제거되고, 갭은 도프된 폴리실리콘층(21) 내에 형성된다. 갭은 얇은 산화물층에 도달하고, 폭이 약 60 나노미터이다.
포토레지스트 또는 폴리이미드 수지 등의 유기 화합물은 전체 표면 상에 퍼져셔, 도프된 폴리실리콘층(21) 내에 형성된 갭을 채운다. 유기 화합물층은 에칭 백 되고, 유기 화합물의 일부분(26)은 제7(c)도 및 제8(c)에 도시된 바와 같이 도프된 폴리실리콘층(21) 내에 형성된 갭에 남는다. 실리콘 산화물층(22) 및 실리콘 산화물의 일부분들(25a 및 25b)은 에칭 백 단계에서 에칭 스토퍼의 역할을 한다.
실리콘 산화물층(22) 및 실리콘 산화물의 일부분들(25a 및 25b)은 에칭제로서 완충된 불화 수소산을 사용하여 습식 에칭으로 제거된다. 그러나, 에칭제는 유기화합물의 일부분(26)을 에칭할 수 없고, 유기 화합물의 일부분(26)은 도프된 폴리실리콘층(21)내에 여전히 매립되어 있다.
유기 화합물의 일부분(26)은 적절한 에칭제를 사용하여 제거되고, 도프된 폴리실리콘층(21) 내에 갭(21a)이 발생한다.
적절한 포토레지스트 마스크는 도프된 폴리실리콘층(21) 상을 패턴하고, 농후하게 도프된 n형 소스 영역(10a), 농후하게 도프된 n형 드레인 영역(10b), 채널 영역(10c)에 대한 능동 디바이스 영역, 및 두꺼운 필드 산화물층(11a)의 주변을 피복한다. 도프된 폴리실리콘층(21)은 포토레지스트 마스크(도시되지 않음)을 사용하여 이방성 에칭되고, 확장된 도프 폴리실리콘 스트립(21b)으로 패턴되며, 확장된 도프 폴리실리콘 스트립(21b)은 두꺼운 필드 산화물층(11a) 상을 0.3 미크론만큼 연장한다. 이렇게 생성된 구조물은 제7(e)도 및 제8(e)도에 도시되어 있다.
7 나노미터 두께의 실리콘 산화물층은 고온 기상 산화물 증착법으로 확장된 도프 폴리실리콘 스트립(21b) 상부 및 확장된 도프 폴리실리콘 스트립(21b) 사이에 증착되고, 9 나노미터 두께의 실리콘 질화물층은 저압 화학 기상 증착법을 사용하여 그들 상부 및 그들 사이에 증착되며, 4 나노미터 두께의 실리콘 산화물층은 다시 고온 기상 산화물 증착법으로 증착된다. 그 결과, 갭(21a)은 게이트간 절연층(10h)으로 채워지고, 게이트간 절연층(10h)은 확장된 도프 폴리실리콘 스트립(21b)을 피복한다.
이 경우에, 실리콘 산화물층 및 실리콘 질화물층은 게이트간 절연층(10h)을 형성한다. 절연층과 증착 기술의 조합은 본 실시예에 제한되지 않는다. 그러나, 열 실리콘 산화물이 리크 전류를 증가시키기 때문에, 도프된 폴리실리콘의 열산화를 통해 형성된 실리콘 산화물층은 이용할 수 없다.
후속적으로, 150 나노미터 두께의 농후하게 도프된 n형 폴리실리콘층 및 20 나노미터 두께의 텅스텐 규화물층은 게이트간 절연층(10h) 상에 연속적으로 증착되고, 포토레지스트 마스크(27)는 도프된 폴리실리콘과 텅스텐 규화물의 적층 상에 형성된다. 포토레지스트 마스크(27)는 능동 디바이스 영역(11b)상의 적층 영역을 피복한다. 피복된 적층 영역은 폭이 0.8 미크론이고, 능동 디바이스 영역 (11b)의 수직으로 연장하는 영역(11b´)로부터 0.35 미크론만큼 이격된다. 포토레지스트 마스크(27)를 사용하여, 텅스텐 규화물층 및 농후하게 도프된 n형 폴리실리콘층은 이방성 에칭 기술을 사용하여 연속적으로 에칭되고, 제어 게이트 전극(10i)으로 패턴된다. 포토레지스트 마스크(27)는 이방성 기술을 사용하여 게이트간 절연층(10h) 및 확장된 도프 폴리실리콘 스트립(21b)을 패턴하기 위해 사용된다. 그 결과, 플로팅 게이트 전극(10e) 또는 플로팅 서브전극(10f 및 10g)은 제7(f)도 및 제8(f)도에 도시된 바와 같이 얇은 게이트 산화물층(10d) 상에 형성된다.
포토레지스트 마스크(27)는 O2플라즈마로 에칭되고, 따라서 구조물로부터 제거된다. 노출된 얇은 게이트 산화물층(10d)은 에칭되고, 그후 실리콘 산화물은 열 산화를 통해 제어 게이트 전극(10i)의 노출된 측 표면, 노출된 능동 디바이스 영역(11b) 및 플로팅 서브전극(10f 및 10g)의 노출된 측 표면 상에 10 내지 20 나노미터 두께로 성장된다.
포토레지스트 마스크(도시되지 않음)는 동일한 열의 인접한 플로팅 게이트 전계 효과 트랜지스터들 사이에 공유된 농후하게 도프된 n형 드레인 영역(10b)에 할당된 능동 디바이스 영역의 일부분 상에 형성되고, 인과 비소는 포토레지스트 마스크와 두꺼운 필드 산화물층(11a) 사이에 노출된 노츨 능동 디바이스 영역(11b)에 이온 주입된다. 포토레지스트 마스크(도시되지 않음)는 제거되고, 비소는 제어 게이트 전극(10i)과 두꺼운 필드 산화물층(11a) 사이에 노출된 능동 디바이스 영역에 이온 주입된다. 이렇게 생성된 구조물에 열이 인가되어 n형 도펀트 불순물을 능동 디바이스 영역(11b) 내에 드라이브 시킨다. 그 결과, 농후하게 도프된 n형 소스 영역(10a) 및 농후하게 도프된 n형 드레인 영역(10b)은 제6도에 도시된 바와 같이 게이트 구조물의 양측면 상의 능동 디바이스 영역(11b) 내에 형성된다.
레벨간 절연층, 농후하게 도프된 n형 드레인 영역(10b)의 접촉 홀, 및 디지트선이 순차적으로 형성되고, 본 발명을 구현하는 플로팅 게이트 필드 전계 효과 트랜지스터가 완성된다.
후속적으로, 제9도 내지 제13도를 참조하여 기입 및 소거 동작에 대해 설명하겠다.
기입시에, 농후하게 도프된 n형 드레인 영역(10b)은 농후하게 도프된 n형 드레인 영역(10e)에 대해 강하게 바이어스되고, 따라서 이들 사이에 흐르는 전류량을 증가시킨다. 그 다음, 핫 캐리어가 생성되어, 플로팅 게이트 전극(10e)으로 주입된다. 기입 시의 바이어스 조건은 제어 게이트 전극(10i)에 대해 12 볼트, 농후하게 도프된 n형 드레인 영역(10b)에 대해 7 볼트, 및 농후하게 도프된 n형 소스 영역(10a) 및 p형 실리콘 기판(11)에 대해 접지 전압이다. 바이어스 조건은 각각의 플로팅 게이트 전계 효과 트랜지스터에 대해 20 마이크로초 동안 유지된다.
한편, 누적된 전자는 플로팅 게이트 전극(10e) 또는 플로팅 서브 전극(10f/10g)에서부터 p형 실리콘 기판(11)으로 방출되어, 파울러 노드하임 터널링 전류로서 얇은 게이트 산화물층(10d)을 통해 통과한다. 소거시의 바이어스 조건은 제어 게이트 전극(10i)에 대해 -15 볼트, 및 p형 실리콘 기판(11)에 대해 3 볼트이다. 바이어스 조건은 1초동안 유지되고, 4 Kbit 메모리 셀마다 동시에 소거된다.
독출시의 바이어스 조건은 제어 게이트 전극(10i)에 대해 5 볼트, 및 디지트 선을 통해 농후하게 도프된 n형 드레인 영역(10b)으로 2 볼트이고, 양(+)의 전원 전압은 5 볼트이다.
본 발명을 구현하는 플로팅 게이트 전계 효과 트랜지스터는 디지트선과 소스선 사이에 결합된 플로팅 게이트 전극(10g)을 갖는 전계 효과 서브트랜지스터 및 플로팅 서브전극(10f)을 갖는 전계 효과 서브트랜지스터의 직렬 결합과 등가물이다.
제5도 및 제6도에 도시된 플로팅 게이트 전계 효과 트랜지스터가 우수한 경우에는 과잉 소거되지 않고, 기입 특성 및 소거 특성은 다음과 같다. 제9도는 기입 바이어스 조건하의 전계 효과 서브트랜지스터의 임계치 레벨을 도시한 것이고, 제10도는 소거 바이어스 조건하의 전계 효과 서브트랜지스터의 임계치 레벨을 도시한 것이다.
기입 바이어스 조건이 유지되는 동안은, 플로팅 서브 전극(10f)을 갖는 전계 효과 서브트랜지스터는 플롯 VTHf(제9도 참조)로 표시된 바와 같이 임계치 Vthf 가 변화했고, 플로팅 서브 전극(10G)을 갖는 전계 효과 서브트랜지스터는 플롯 VTHg(제9도 참조)로 표시된 바와 같이 임계치 Vthg 가 변화했다.
한편, 소거 바이어스 조건은 플롯 VTHf(제10도 참조)를 따라 플로팅 서브 전극(10f)을 갖는 전계 효과 서브 트랜지스터의 임계치 레벨 Vthf를 감소시켰고, 플로팅 서브전극(10f)을 갖는 전계 효과 서브트랜지스터의 임계치 레벨 Vthg는 제10도의 플롯 VTHg를 나타냈다.
그러므로, 임계치 Vthf는 2 볼트와 4 볼트 사이에서 변화했고, 임계치 Vthg는 2 볼트와 7 볼트 사이에서 변화했다. 플로팅 서브 전극(10f)이 핫 캐리어의 기점 또는 농후하게 도프된 n형 드레인 영역(10b)으로부터 0.25 미크론만큼 이격되기 때문에, 임계치 Vthf의 범위는 임계치 Vthg의 범위보다 좁았다. 즉, 플로팅 서브전극(10f)으로의 핫 캐리어 주입 효율은 플로팅 서브전극(10g)의 것보다 낮다.
기입 상태로의 엔트리 후에, 5 볼트의 독출 게이트 전압은 플로팅 서브전극(10f)을 갖는 전계 효과 서브트랜지스터를 턴온시켰다. 그러나, 플로팅 서브전극(10g)을 갖는 전계 효과 서브트랜지스터는 독출 게이트 전압의 존재로 턴오프되었고, 플로팅 게이트 전계 효과 트랜지스터(10)는 채널 영역(10c)을 통해 전류가 흐르지 못하게 하였다.
한편, 전자가 플로팅 서브전극(10 f 및 10g)으로부터 방출된 경우, 전계 효과 서브트랜지스터는 2 볼트의 임계치 Vthf 및 Vthg를 갖고 있고, 독출 게이트 전압은 양측 전계 효과 서브트랜지스터를 턴온시켰다. 이러한 이유 때문에, 플로팅 게이트 전계 효과 트랜지스터(10)는 채널 영역(10c)을 통해 전류가 흐를 수 있게 하였다.
과잉 소거가 플로팅 서브전극(10f)에만 발생한 경우, 플로팅 서브전극(10g)을 갖는 전계 효과 서브트랜지스터는 우수한 트랜지스터로 작용했으며, 임계치 Vthg는 제9도 및 제10도에 도시된 바와 유사하게 플롯 VTHg를 따라 변화했다. 플로팅 서브전극(10f)을 갖는 전계 효과 서브트랜지스터는 과잉 소거가 발생하기 전의 우수한 서브트랜지스터와 마찬가지로 작용했다(제11도 및 제12도의 플롯 VTHf(1) 참조). 그러나, 과잉 소거는 플로팅 서브전극(10f)을 갖는 전계 효과 서브트랜지스터의 기입/소거 특성을 변화시켰고, 공핍 트랜지스터로 작용했다. 임계치 Vthf는 소거/기입의 반복을 통해 플롯 VTHf(2) 및 VTHf(3)으로 표시된 바와 같이 점점 낮아졌고, 최종적으로 소거 바이어스 조건으로 결정된 약 -2 볼트에 도달했다. 기입은 임계치 Vthf를 4 볼트로 증가시키지 못했다.
이러한 상황에서, 플로팅 서브전극(10f)을 갖는 전계 효과 서브트랜지스터는 전류가 이들을 통해 흐를 수 있게 하였다. 그러나, 플로팅 서브 전극(10g)을 갖는 전계 효과 서브트랜지스터는 누적된 전자량에 따라 전류를 차단하거나 전달하였다. 즉, 플로팅 서브전극(10g)이 전자를 누적한 경우, 임계치 Vthg는 7 볼트이었고, 전계 효과 서브트랜지스터는 전류가 이들을 통해 흐르지 못하게 하였다. 한편, 플로팅 서브전극이 방출된 경우, 임계치 Vthg는 2 볼트이었고, 전계 효과 서브트랜지스터는 독출 게이트 전압의 존재시에 전류를 통과시킬 수 있었다.
그러므로, 플로팅 게이트 전계 효과 트랜지스터(10)는 우수한 트랜지스터처럼 작용했고, 과잉 소거는 플로팅 게이트 전계 효과 트랜지스터(10)의 기능에 영향을 미치지 않았다.
한편, 플로팅 서브전극(10g)을 갖는 전계 효과 서브트랜지스터에 과잉 소거가 발생한 경우, 다른 전계 효과 서브트랜지스터는 우수한 전계 효과 트랜지스터(10)의 것과 유사하게 작용했고, 임계치 Vthg가 제13도 및 제14도에 도시된 플롯 VTHg를 따라 2 볼트와 7 볼트 사이에서 변화했다. 임계치 Vthg는 5 볼트보다 높은 동안은, 플로팅 서브전극(10g)을 전계 효과 서브트랜지스터는 우수한 트랜지스터처럼 작용했다. 그러나 소거와 기입의 반복을 통해 과잉 소거가 진행되었고(제13도 및 제14도의 VTHg(1)-VTHg(3) 참조), 임계치 Vthg는 0과 -2 볼트 사이로 변화했다. 그러므로, 플로팅 서브전극(10g)을 갖는 전계 효과 서브트랜지스터는 5 볼트의 독출게이트 전압의 존재시에 턴온되었다. 상술된 바와 같이, 기입 상태에서의 임계치 Vthf는 4 볼트이었고, 플로팅 서브전극(10f)을 갖는 전계 효과 서브트랜지스터는 독출 게이트 전압의 존재시에 턴온했다. 그러므로, 플로팅 게이트 전계 효과 트랜지스터(10)가 기입된 경우에도, 독출 게이트 전압은 플로팅 게이트 전계 효과 트랜지스터(10)를 턴온시켰고, 플로팅 게이트 전계 효과 트랜지스터(10)는 불량이 되었다.
상기 설명으로부터 이해될 수 있는 바와 같이 다수의 서브전극으로 분할된 플로팅 게이트 전극은 과잉 소거에 의해 부분적으로 영향을 받고, 나머지 서브전극은 플로팅 게이트형 전계 효과 트랜지스터의 우수한 기능을 유지한다.
[실시예 2]
제15도 및 제16도를 참조하면, 본 발명을 구현하는 다른 플로팅 게이트 전계 효과 트랜지스터는 p형 실리콘 기판(31) 또는 반도체 층 상에 제조되고, 표면 배향은 (100)이다. p형 실리콘 기판(31)이 표면부는 2×1017㎝-3으로 도프된다. 플로팅 게이트형 전계 효과 트랜지스터는 NOR형 메모리 블록에 내장되고, NOR형 메모리 블록은 다른 NOR형 메모리 블록과 함께 메모리 불럭의 일부를 형성한다.
능동 디바이스 영역(31a)은 두꺼운 필드 산화물층(31b)에 의해 정해지고, 플로팅 게이트형 전계 효과 트랜지스터(32)에 할당된다. 두꺼운 필드 산화물층(31b)은 두께가 0.6 미크론이다.
플로팅 게이트형 전계 효과 트랜지스터(32)는 능동 디바이스 영역(31a)의 좌측부에 형성된 농후하게 도프된 n형 소스 영역(32a), 능동 디바이스 영역(31b)의 우측부에 형성된 농후하게 도프된 n형 드레인 영역(32b), 및 농후하게 도프된 n형 소스 영역(32a)과 농후하게 도프된 n형 드레인 영역(32b) 사이에 채널 영역(32c)을 포함한다. 농후하게 도프된 n형 소스 영역(32a)은 먼저 가로 방향으로 채널 영역(32c)으로부터 연장하고, 직각으로 돌아서 세로 방향으로 연장한다. 농후하게 도프된 n형 소스 영역(32a)은 세로로 연장하는 부분을 통해 동일한 행의 다른 플로팅 게이트형 전계 효과 트랜지스터의 농후하게 도프된 n형 소스 영역으로 전기적으로 접속된다. 한편, 드레인 영역(32b)은 플로팅 게이트형 전계 효과 트랜지스터(32)의 우측 상에 배치된 플로팅 게이트형 전계 효과 트랜지스터와 공유되고, 디지트선(도시되지 않음)은 농후하게 도프된 n형 드레인 영역(32b)과 접촉 상태로 유지된다. 디지트선(도시되지 않음)은 레벨간 절연층(도시되지 않음) 상에서 수직 방향으로 워드 라인 WL 로 연장한다.
농후하게 도프된 n형 소스 영역(32a) 및 p형 실리콘 기판(31)은 약 0.4 미크론의 p-n 접합부를 형성하고, 농후하게 도프된 n형 드레인 영역(32b)과 p형 실리콘 기판(31) 사이의 p-n 접합부는 깊이가 0.15 미크론이다. 농후하게 도프된 n형 소스 영역(32a)은 농후하게 도프된 드레인 영역(32b)으로부터 0.45 미크론만큼 이격된다.
플로팅 게이트형 전계 효과 트랜지스터(32)는 채널 영역(32c) 상에 제공된 스택 게이트 구조물(32c), 및 농후하게 도프된 n형 소스 영역(32a)을 더 포함하고, 농후하게 도프된 n형 드레인 영역(32b)은 스택 게이트 구조물(32c)과 부분적으로 중첩한다. 농후하게 도프된 n형 소스 영역(32a)은 스택 게이트 구조물(32c) 아래를 0.25 미크론만큼 연장하고, 농후하게 도프된 n형 드레인 영역(32b)은 스택 게이트 구조물(32c)을 0.1 미크론만큼 연장한다.
스택 게이트 구조물(32c)은 얇은 터널 산화물층(32d), 플로팅 게이트 전극(32e), 게이트간 절연층(32f) 및 제어 게이트 전극(32g)을 갖는다. 얇은 터널 산화물층(32d)은 10 나노미터 두께로 열적으로 성장되고, 플로팅 서브전극(32h 및 32ha 내지 32hd)은 결합하여 플로팅 게이트 전극(32e)을 형성한다. 실리콘 결정 입자는 각각 플로팅 서브전극(32h, 32ha, 32hb, 32hc, 및 32hd)의 역할을 하고, 5×1020㎝-3에서 도프된다. 실리콘 결정 입자는 높이가 150 나노미터이고, 입자 직경의 범위는 20 나노미터 내지 35 나노미터 사이이다. 입자 직경은 폴리실리콘층의 두께 또는 입자 높이보다 크지만, 농후하게 도프된 n형 소스 영역(32a)과 농후하게 도프된 n형 드레인 영역(32b) 사이의 거리보다 작다. 이러한 이유 때문에, 플로팅 서브전극(32ha, 32hd)은 농후하게 도프된 n형 소스 영역(32a)의 내부 부분 상을 차지하고, 플로팅 서브전극(32hb)은 채널 영역(32c) 상에만 제공되며, 농후하게 도프된 n형 드레인 영역(32b)의 내부 부분은 제16도로부터 알 수 있는 바와 같이 플로팅 서브전극(32hc)의 일부와 중첩된다. 그러나, 농후하게 도프된 n형 소스 영역(32a) 및 농후하게 도프된 n형 드레인 영역(32b)의 상부를 차지하는 플로팅 서브전극은 하나도 없다.
플로팅 서브전극들(32h, 32ha, 32hb, 32hc, 및 32hd) 사이에는 갭이 발생한다 본 발명자는 SEM 관측을 통해 갭의 크기가 10 나노미터 정도라는 것을 확인했다.
게이트간 절연층(32f)은 플로팅 서브전극들(32h, 32ha, 32hb, 32hc, 및 32hd)사이의 갭을 채운다. 게이트간 절연층은, 예를 들어 7 나노미터 두께의 실리콘 산화물 서브층(32fa), 9 나노미터 두께의 실리콘 질화물 서브층(32fb) 및 4 나노미터 두께의 실리콘 산화물 서브층(32fc)으로 구성된다. 실리콘 산화물 서브층(32fa 및 32fc)은 고온 기상 산화물 증착법으로 증착되고, 실리콘 질화물 서브층(32fb)은 저압 화학 기상 증착법으로 증착된다.
제어 게이트 전극(32g)은 농후하게 도프된 n형 폴리실리콘층과 텅스텐 규화물층의 적층으로 실현된다. 농후하게 도프된 n형 폴리실리콘층은 150 나노미터 두께이고, 텅스텐 규화물층은 200 나노미터 두께이다. 제어 게이트 전극(32g)은 세로 방향으로 연장하는 워드 라인 WL의 일부를 형성하고, 능동 디바이스 영역(31a) 상의 0.8 미크론 × 0.8 미크론의 면적을 차지한다.
제18(a)도 내지 제18(c)도는 플로팅 게이트형 전계 효과 트랜지스터(32)을 제조하는 공정의 주요 단계를 도시한 도면이다. 먼저, p형 실리콘 기판(31)이 준비되고, 두꺼운 필드 산화물층(31b) 및 얇은 터널 산화물층(32d)이 p형 실리콘 기판(31)의 표면 상에 성장된다.
후속적으로, 비도프된 폴리실리콘은 650℃에서 화학 기상 증착법을 사용하여 구조물의 전체 표면 상에 150 나노미터 두께로 증착된다. 인은 850℃에서 비도프된 폴리실리콘층 내로 확산되고, 인이 도프된 폴리실리콘층은 980℃ 의 질소 분위기에서 처리된다. 그 다음, 5×1020㎝-3으로 도프된 n형 폴리실리콘(33)은 구조물의 전체 표면을 덮고, 입자 직경의 범위는 제18(a)도에 도시된 바와 같이 0.2 나노미터 내지 0.35 나노미터 사이이다. 실리콘 결정 입자는 적층되지 않고, 제16도에 도시된 바와 같이 두꺼운 필드 산화물층(31b) 및 얇은 터널 게이트 산화물층(32d) 상에 단일층을 형성한다. 부수적으로, 실리콘 결정 입자는 플로팅 서브전극(10f 및 10g)에 대해 적층된 폴리실리콘층을 형성하고, 입자 직경은 50 나노미터 미만이다.
농후하게 도프된 n형 폴리실리콘층(33)은 인이 농후하게 편석된(segregated)입자 경계부를 갖는다. 입자 경계부는 에칭제로서 고온 인산을 사용하여 습식 에칭으로 선택적으로 에칭되고, 실리콘 결정 입자(33a)는 제18(b)도에 도시된 바와 같이 서로 분리된다. 실리콘 결정 입자(33a)의 입자 직경은 농후하게 도프된 n형 폴리실리콘층(33)의 두께 보다 크고, 이러한 이유 때문에 실리콘 결정 입자(33a) 사이에 갭(33b)은 얇은 터널 산화물층(32d)에 도달한다. 실리콘 결정 입자(33a)는 서로 높이가 대략 동일하다.
실리콘 결정 입자(33a)의 층은 실시예 1과 유사하게 능동 디바이스 영역상의 확장된 층으로 패턴된다. 실리콘 산화물 서브층(32fa)은 고온 기상 산화물 증착법으로 7 나노미터 두께로 증착되고, 실리콘 질화물 서브층(32fb)은 저압 화학 기상 증착법을 사용하여 9 나노미터 두께로 증착된다. 최종적으로, 실리콘 산화물 서브층(32fc)은 고온 기상 산화물 증착법으로 4 나노미터 두께로 증착된다. 그 결과, 게이트간 절연층(32f)은 갭(33b)을 채우고, 제18(c)도에 도시된 바와 같이 플로팅 게이트 전극(32e)을 피복한다.
실리콘 산화물 서브층(32fa)은 분당 0.2 나노미터 등의 극저속으로 증착되고, 이렇게 극저속으로 성장된 실리콘 산화물은 갭(33b)을 완전하게 채운다.
실리콘 산화물 서브층(32fa)의 표면 부분은 1100℃의 N2O 분위기에서 급속한 열적 질화(RTN)를 통해 실리콘 질화물층으로 변환될 수 있다.
농후하게 도프된 n형 폴리실리콘층과 텅스텐 규화물층의 적층은 실리콘 결정 입자(33a)의 층을 피복하고, 상기 적층, 게이트간 절연층(32f) 및 실리콘 결정 입자(33a)의 층은 리소그래픽 기술을 사용하여 스택 게이트 구조물(32c)로 패턴된다.
n형 도펀트 불순물은 스택 게이트 구조물(32c)과 셀프 얼라인 방식으로 양측부분으로 이온 주입되어, 열처리를 통해 농후하게 도프된 n형 소스 영역(32a) 및 농후하게 도프된 n형 드레인 영역(32b)을 형성한다.
레벨간 절연층이 스택 게이트 구조물(32c) 상에 제공되고, 접촉 홀이 레벨간 절연층 내에 형성되어 농후하게 도프된 n형 드레인 영역(32b)을 노출시킨다. 구조물의 전체 표면 상에 도전성 물질이 증착되고, 도전층은 디지트선으로 패턴된다.
실리콘 결정 입자가 실시예 1과 유사한 경우, 갭(33a)을 형성하는데 습식에칭을 이용할 수 없다. 도프된 폴리실리콘층(21)은 도프된 폴리실리콘(33)보다 도펀트 농도가 더 희박하고, 도프된 폴리실리콘층(21) 내의 갭은 갭(33a)보다 좁다. 상술된 바와 같이, 도프된 폴리실리콘층(21)의 실리콘 결정 입자는 다층 구조물을 형성하고, 입자 경계부는 수직 방향뿐만 아니라 경사 및 수평 방향으로 연장한다. 도프된 폴리실리콘층(21)이 습식 에칭되면, 결정 결함이 발생하여, 이 결정 결함으로 인해 플로팅 게이트 전극의 신뢰성이 저하된다.
플로팅 게이트형 전계 효과 트랜지스터(32)에 과잉 소거가 발생하더라도, 플로팅 서브전극(22h)은 플로팅 게이트형 전계 효과 트랜지스터(32)가 불량품이 되지 않게 하여, 플로팅 게이트 전극(10e)보다 생산 수율을 증가시킨다. 생산 수율은 농후하게 도프된 n형 드레인 영역(32b) 상의 플로팅 서브전극(32hc) 대 채널 영역 상의 플로팅 게이트 전극(32ha 와 32hb)의 면적비에 반비례하게 증가된다.
실시예 2의 제조 공정은 실시예 1의 제조 공정보다 단순하다.
제19도 및 제20도는 실시예 2의 변형을 도시한 것으로, 플로팅 게이트 전극(41) 및 얇은 터널 절연층(42)은 플로팅 게이트 전극(32e)의 것과 다르다. 변형예의 다른 영역 및 층들에 대해서는 상세한 설명을 하지 않고 실시예 2의 대응 영역과 층들에는 동일한 참조부호로 표시한다.
플로팅 게이트 전극(41)은 제21(a)도 내지 제21(d)도를 참조하여 후술되는 공정으로 형성된다. 먼저, p형 실리콘 기판(31)이 준비되고, 두꺼운 필드 산화물층이 p형 실리콘 기판(31)의 주요면 상에 선택적으로 성장된다. 두꺼운 필드 산화물층으로 정해진 능동 디바이스 영역은 얇은 실리콘 산화물층으로 피복된다. 급속한 열적 질화는 얇은 실리콘 산화물층의 표면 및 두꺼운 필드 산화물층의 표면을 실리콘 질화물층에 피복하고, 실리콘 질화물층 및 나머지 얇은 실리콘 산화물층은 터널 절연층(42)으로서 작용한다. 농후하게 도프된 n형 폴리실리콘층(53)은 실시예 2와 유사하게 구조물의 전체 표면 상에서 증착되고, 이렇게 생성된 구조물은 제21(a)도에 도시되어 있다.
농후하게 도프된 n형 폴리실리콘층(53)은 열적으로 산화되고, 열 산화는 농후하게 도프된 n형 폴리실리콘층(53)의 입자 경계부를 따라 진행한다. 그 결과, 실리콘 산화물층(54)은 제21(b)도에 도시된 바와 같이 농후하게 도프된 n형 폴리실리콘층(53)을 다수의 실리콘 결정 입자(53a)로 분리한다. 본 발명자는 SEM 관측을 통해 실리콘 산화물층(54)의 두께를 측정했고, 실리콘 산화물층(54)은 실리콘 결정 입자(53a)의 상부면 상에서 40 내지 50 나노미터 두께이었고, 실리콘 결정 입자(53a) 사이에서 20 내지 30 나노미터 두께이었다.
실리콘 산화물층(54)은 에칭제로서 완충된 불화 수소산을 이용하여 습식 에칭으로 에칭되고, 제21(c)도에 도시된 바와 같이 갭(53b)이 발생한다. 완충된 불화 수소산이 실리콘 산화물층(54)을 에칭하는 동안, 실리콘 질화물층은 터널 절연층(42)을 완충된 불화 수소산으로부터 보호한다.
후속적으로, 실리콘 결정 입자(53b)의 층은 확장된 층으로 패턴되고, 실리콘 산화물은 구조물의 전체 표면 상에서 증착된다. 실리콘 산화물은 갭(53b)을 채우고, 실리콘 산화물층은 실시예 2와 유사하게 실리콘 질화물층 및 실리콘 산화물층과 함께 게이트간 절연층(32f)으로서 작용한다. 이렇게 생성된 구조물은 제21(d)도에 도시되어 있다.
그후, 공정은 실시예 2와 유사하게 나중 단계로 들어간다. 즉, 스택 게이트 구조물은 적층으로부터 패턴되고, 농후하게 도프된 n형 소스 영역(32a) 및 농후하게 도프된 n형 드레인 영역(32b)은 스택 게이트 구조물의 양측 상에 형성된다. 레벨간 절연층은 스택 게이트 구조물 및 농후하게 도프된 n형 소스/드레인 영역(32a/32b)을 피복하고, 접촉 혹은 농후하게 도프된 드레인 영역과 접촉 상태로 보유된다.
변형예는 실시예 2의 모든 장점을 달성한다.
상기 설명으로부터 잘 알 수 있는 바와 같이, 과잉 소거가 발생하더라도, 과잉 소거는 소수의 플로팅 게이트 서브전극들 중 하나의 플로팅 게이트 서브전극만을 손상시키고, 나머지 플로팅 게이트 서브전극들은 플로팅 게이트형 전계 효과 트랜지스터를 보호한다.
[NOR 메모리 블록]
제22도는 NOR형 메모리 셀 블록(MB1, MB2…,MB3)을 도시한 것으로, 메모리 셀은 MC11/MC12/MC13/MC14, MC21/MC22/MC23/MC24, … , MC31/MC32/MC33/MC34로 표시된다. 메모리 셀(MC11 내지 MC 34)은 본 발명에 따른 플로팅 게이트형 전계 효과 트랜지스터로 실현된다. 워드 라인(WL1, WL2, WL3, WL4 …)은 NOR형 메모리 셀 블록 (MB1 내지 MB3) 사이에서 공유되고, 디지트선(DL1, DL2, … , DL3)은 각각 메모리 셀 블록(MB1, MB2, MB3 …)에 제공된다. 워드라인 (WL1, 내지 WL4)은 관련된 플로팅 게이트형 전계 효과 트랜지스터의 게이트 전극에 결합되고, 디지트선(DL1, 내지 DL3)은 관련된 플로팅 게이트형 전계 효과 트랜지스터의 드레인 영역에 결합된다.
행 어드레스 디코더 및 워드 라인 드라이버 유니트 RA는 워드 라인 WL1/ WL2/ WL3/ WL4를 선택하고, 감지 증폭기 SA 및 기입 회로 WR은 열 선택기 CS를 통해 디지트선 DL1/ DL2/ DL3으로 선택적으로 결합된다. 소스 라인 SL은 소스 라인 전압 제어기 SV에 결합된다.
과잉 소거가 메모리 셀 MC22에 발생할 것으로 추정된다. 과잉 소거가 소스측 상의 플로팅 게이트 서브트랜지스터를 손상시키면, 드레인측 상의 플로팅 게이트 서브트랜지스터는 실시예 1과 관련하여 설명된 바와 같이 메모리 셀 MC22의 기능을 유지한다.
한편, 과잉소거가 드레인측 상의 플로팅 게이트 서브트랜지스터를 손상시키면, 메모리 셀 MC22는 기입 상태로 변화될 수 없다. 그런, 메모리 셀 MC22는 동일한 메모리 셀 블록 MB2의 다른 메모리 셀(MC21,MC23,MC24)의 기입 동작에 영향을 미치지 않는다.
상세하게, 메모리 셀 MC23이 기입 상태로 변경된 경우, 워드 라인 W3은 12볼트로 전압이 상승되고, 다른 워드 라인(WL1, WL2, 및 WL4)은 접지 전압으로 유지되며, 기입 회로 WR은 6.5 볼트의 기입 드레인 전압을 열 선택기 CS를 통해 디지트선 DL2로 공급한다. 메모리 셀 MC22가 종래의 플로팅 게이트형 전계 효과 트랜지스터에 의해 실현되면, 과잉 소거는 메모리 셀 MC22를 공핍 상태로 변화시키고, 기입 드레인 전압은 소스 라인 SLDP 방전된다. 그러나, 소스측 상의 플로팅 게이트 서브 트랜지스터가 턴오프되기 때문에, 본 발명에 따른 플로팅 게이트형 전계 효과 트랜지스터는 기입 드레인 전압을 차단한다. 그러므로, 본 발명에 따른 플로팅 게이트형 전계 효과 트랜지스터는 과잉 소거의 영향을 최소화 시킨다.
본 발명의 특정 실시예에 대해 도시하고 설명하였지만, 본 분야에 숙련된 기술자들에 의해 본 발명의 정신 및 범위를 벗어나지 않고서 본 발명을 여러 가지로 변화 및 변경시킬 수 있다. 플로팅 게이트 전계 효과 트랜지스터는 터널링 전류가 소스 영역으로 방출되는 경우에 과잉 소거에 대해 유효하다. p형 기판(11)은 n형 실리콘 기판 내에 형성된 p형 웰일 수도 있다. 제어 게이트 전극은 도전층들의 적층 또는 다른 조합과 상이한 도전성 물질로 형성될 수도 있다.

Claims (8)

  1. 제1 도전형의 반도체층 상에 제조된 과잉 소거 방지 플로팅 게이트형 전계 효과 트랜지스터에 있어서, 상기 제1 도전형과 반대인 제2 도전형을 갖고, 상기 반도체층의 표면 부분에 형성된 소스 영역 ; 상기 표면 부분과 이격된 상기 반도체 층의 다른 표면 부분에 형성된 상기 제2 도전형의 드레인 영역; 상기 소스 영역과 상기 드레인 영역 사이에 있는 상기 반도체 층의 또 다른 표면 부분에 제공된 채널 영역 ; 최소한 상기 채널 영역을 피복하고, 터널링 전류를 통과시킬 수 있는 두께를 갖는 제 1 게이트 절연층 ; 간격을 두고 상기 제 1 게이트 절연층 상에 형성된 다수의 서브 전극들을 갖는 플로팅 게이트 전극 ; 상기 다수의 서브 전극들의 상부 표면들을 피복하도록 증착되고, 상기 다수의 서브전극들을 상호 절연시키기 위하여 상기 다수의 서브 직렬 전극들 사이의 갭을 채우는 제 2 게이트 절연층 ; 및 상기 제 2 게이트 절연층 상에 형성되고, 상기 제 1 게이트 절연층을 통해 상기 터널링 전류를 흐르게 하여 임계치가 상기 제어 게이트 전극에 인가된 독출 게이트 전압보다 높은지 낮은지를 검사하기 위해 상기 제 1 게이트 절연층 양단에 전계를 생성하는 제어 게이트 전극을 포함하고, 상기 다수의 서브 전극들은 상기 제 1 게이트 절연층, 상기 제 2 게이트 절연층, 상기 제어 게이트 전극 및 상기 소스 영역에 인접하는 제 1 채널 서브 영역과 함께 제 1 플로팅 게이트 서브 트랜지스터를 형성하는 제1 서브 전극을 구비하고, 상기 제 1 게이트 절연층, 상기 제 2 게이트 절연층, 상기 제어 게이트 전극 및 상기 드레인 영역에 인접하는 제 2 채널 서브 영역과 함께 제2 플로팅 게이트 서브 트랜지스터를 형성하는 제2 서브 전극을 더 구비하고, 상기 제1 플로팅 게이트 서브 트랜지스터는 독출 동작시 상기 제어 게이트 전극에 인가된 상기 독출 게이트 전압보다 더 낮은 제1 레벨과 제2 레벨 사이에서 제1 임계치를 변화시키고, 상기 제2 플로팅 게이트 서브 트랜지스터는 상기 독출 게이트 전압을 가로질러 제3 레벨과 제 4 레벨 사이에서 제2 임계치를 변화시키는 것을 특징으로 하는 과잉 소거 방지 플로팅 게이트형 전계 효과 트랜지스터.
  2. 제1항에 있어서, 상기 소스 영역 및 상기 반도체층은 상기 드레인 영역과 상기 반도체층 사이의 p-n 접합부 보다 더 깊은 p-n 접합부를 형성하는 것을 특징으로 하는 과잉 소거 방지 플로팅 게이트형 전계 효과 트랜지스터.
  3. 제1항에 있어서, 상기 소스 영역 및 상기 드레인 영역은 상기 제 1 게이트 절연층 상의 상기 플로팅 게이트 전극과 부분적으로 중첩되는 것을 특징으로 하는 과잉 소거 방지 플로팅 게이트형 전계 효과 트랜지스터.
  4. 제1항에 있어서, 상기 다수의 서브 전극은 상기 제 1 게이트 절연층 상에 2차원적으로 배열되는 것을 특징으로 하는 과잉 소거 방지 플로팅 게이트형 전계 효과 트랜지스터.
  5. 제4항에 있어서, 2차원적으로 배열된 상기 다수의 서브 전극은 각각 실리콘 결정 입자로부터 형성되는 것을 특징으로 하는 과잉 소거 방지 플로팅 게이트형 전계 효과 트랜지스터.
  6. 제1항에 있어서, 상기 터널링 전류는 상기 다수의 서브 전극으로부터 상기 제 1게이트 절연층을 통해 상기 채널 영역 내로 흐르는 것을 특징으로 하는 과잉 소거 방지 플로팅 게이트형 전계 효과 트랜지스터.
  7. 제1항에 있어서, 상기 플로팅 게이트형 전계 효과 트랜지스터는 각각 구조가 유사한 다른 플로팅 게이트형 전계 효과 트랜지스터들과 함께 NOR형 메모리 셀 블록을 형성하는 것을 특징으로 하는 과잉 소거 방지 플로팅 게이트형 전계 효과 트랜지스터.
  8. 제1 도전형의 반도체층 상에 제조된 과잉 소거 방지 플로팅 게이트형 전계 효과 트랜지스터에 있어서, 상기 제1 도전형과 반대인 제2 도전형을 갖고, 제 1 p-n 접합부를 형성하도록 상기 반도체 층의 표면부에 형성된 소스 영역 ; 상기 제 1 p-n 접합부보다 더 얕은 제 2 p-n 접합부를 형성하도록 상기 표면부로부터 이격된 상기 반도체 층의 다른 표면부에 형성된 상기 제2 도전형의 드레인 영역 ; 상기 소스 영역과 상기 드레인 영역 사이에 있는 상기 반도체 층의 또 다른 표면부에 제공된 채널 영역 ; 상기 채널 영역, 상기 소스 영역과 내부부분 및 상기 드레인 영역의 내부 부분을 피복하고, 터널링 전류가 통과할 수 있는 두께를 갖는 제 1 게이트 절연층 ; 상기 제1 게이트 절연층 상에 형성되고 상기 소스 영역의 상기 내부 부분 위에 배치된 제1 서브 전극, 및 상기 제 1 게이트 절연층 상에 형성되고 상기 드레인 영역의 상기 내부 부분 위에 배치된 제2 서브 전극을 구비하는 플로팅 게이트 전극 - 상기 제1 서브 전극은 상기 제 2 서브 전극과 이격됨 - ; 제1 및 제 2 서브 전극들의 상부 표면 사이에 전기적 절연을 제공하기 위하여 상기 제1 및 제2 서브 전극들의 상부 표면을 피복하고, 상기 제1 서브 전극 및 상기 제2 서브 전극 사이의 갭을 채우는 제2 게이트 절연층; 및 상기 제 2 게이트 절연층 상에 형성되고, 상기 제1 및 제 2 서브 전극으로부터 상기 제1 게이트 절연층을 통해 상기 터널링 전류를 흐르게 하여 임계치가 상기 제어 게이트 전극에 인가된 독출 게이트 전압보다 높은지 낮은지를 검사하기 위해 상기 제1 게이트 절연층 양단에 전계를 생성하는 제어 게이트 전극을 포함하고, 상기 제1 게이트 절연층, 상기 제 1 서브 전극, 상기 제2 게이트 절연층, 상기 제어 게이트 전극 및 상기 제1 서브 전극 하부의 제1 채널 서브 영역이 결합하여 상기 제어 게이트 전극에 인가된 독출 게이트 전압보다 더 낮은 제1 레벨 및 제2 레벨 사이에서 변화되는 제1 임계치를 갖는 제1 플로팅 게이트 서브 트랜지스터를 형성하고, 상기 제1 게이트 절연층, 상기 제2 서브 전극, 상기 제2 게이트 절연층, 상기 제어 게이트 전극 및 상기 제2 서브 전극 하부의 제2 채널 서브 영역이 결합하여 상기 독출 게이트 전압보다 더 낮은 제3 레벨 및 상기 독출 게이트 전압보다 더 높은 제4 레벨 사이에서 변화되는 제 2 임계치를 갖는 제2 플로팅 게이트 서브 트랜지스터를 형성하는 것을 특징으로 하는 과잉 소거 방지 플로팅 게이트형 전계 효과 트랜지스터.
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