JPH08125045A - フラッシュメモリ装置およびその製造方法 - Google Patents
フラッシュメモリ装置およびその製造方法Info
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- JPH08125045A JPH08125045A JP6265559A JP26555994A JPH08125045A JP H08125045 A JPH08125045 A JP H08125045A JP 6265559 A JP6265559 A JP 6265559A JP 26555994 A JP26555994 A JP 26555994A JP H08125045 A JPH08125045 A JP H08125045A
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- polycrystalline silicon
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- H10B—ELECTRONIC MEMORY DEVICES
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Abstract
(57)【要約】
【目的】チャネル消去を行なうフラッシュメモリ装置の
メモリセルにおける過剰消去に起因する不良発生確率を
低減する。 【構成】フローティング・ゲート電極１１２ａ，１１２
ｂは、同一のＮ+ 型多結晶シリコン膜から形成され、フ
ローティング・ゲート電極１１２ａはＮ+ 型ソース領域
１４１のチャネル領域側の端部上を覆い、フローティン
グ・ゲート電極１１２ｂはＮ+ 型ドレイン領域１４２の
チャネル領域側の端部上を覆っている。
メモリセルにおける過剰消去に起因する不良発生確率を
低減する。 【構成】フローティング・ゲート電極１１２ａ，１１２
ｂは、同一のＮ+ 型多結晶シリコン膜から形成され、フ
ローティング・ゲート電極１１２ａはＮ+ 型ソース領域
１４１のチャネル領域側の端部上を覆い、フローティン
グ・ゲート電極１１２ｂはＮ+ 型ドレイン領域１４２の
チャネル領域側の端部上を覆っている。
Description
【０００１】
【産業上の利用分野】本発明はフラッシュメモリ装置お
よびその製造方法に関し、特にスタックド型のメモリセ
ルを有してホット・キャリアによる書き込みとＦＮトン
ネル電流によるチャネル消去とが行なわれるＮＯＲ型の
フラッシュメモリ装置およびその製造方法に関する。
よびその製造方法に関し、特にスタックド型のメモリセ
ルを有してホット・キャリアによる書き込みとＦＮトン
ネル電流によるチャネル消去とが行なわれるＮＯＲ型の
フラッシュメモリ装置およびその製造方法に関する。
【０００２】
【従来の技術】フラッシュメモリ装置のメモリセルの平
面図である図１５（ａ）と図１５（ａ）のＸＸ線での断
面図である図１５（ｂ）とを参照すると、従来のスタッ
クド型のメモリセルを有するＮＯＲ型のフラッシュメモ
リ装置のメモリセルの構造は、以下のようになってい
る。
面図である図１５（ａ）と図１５（ａ）のＸＸ線での断
面図である図１５（ｂ）とを参照すると、従来のスタッ
クド型のメモリセルを有するＮＯＲ型のフラッシュメモ
リ装置のメモリセルの構造は、以下のようになってい
る。
【０００３】１ビットのメモリセルは、Ｐ型シリコン基
板３０１表面に設けられた１つのＥＥＰＲＯＭからな
る。このＥＥＰＲＯＭは、Ｎ+ 型ソース領域３４１とＮ
+ 型ドレイン領域３４２とトンネル酸化膜３０３とフロ
ーティング・ゲート電極３１２と電極間ゲート絶縁膜３
２１とコントロール・ゲート電極３３１とから構成され
ている。これらのトンネル酸化膜３０３，フローティン
グ・ゲート電極３１２，電極間ゲート絶縁膜３２１およ
びコントロール・ゲート電極３３１は、積層されている
（スタックド型になっている）。Ｎ+ 型ソース領域３４
１およびＮ+ 型ドレイン領域３４２は、それぞれコント
ロール・ゲート電極３３１に自己整合的に、Ｐ型シリコ
ン基板３０１表面の素子形成領域に設けられている。こ
の素子形成領域は図１５（ａ）の縦方向および横方向
（直交する２つの方向）にそれぞれ所要の間隔を有して
設けられた格子状の領域からなり、この素子形成領域に
囲まれた素子分離領域にはフィールド酸化膜３０２が設
けられている。コントロール・ゲート電極３３１はワー
ド線となり、同一のワード線に属するメモリセルのＮ+
型ソース領域３４１は共通になっている。隣接する２つ
のＮ+ 型ソース領域３４１の間には２つのコントロール
・ゲート電極３３１が設けられ、これら２つのコントロ
ール・ゲート電極３３１の間にはＮ+ 型ドレイン領域３
４２が設けられている。２つのＮ+ 型ソース領域３４１
の間に設けられた横方向に隣接する２つのメモリセル
は、１つのＮ+ 型ドレイン領域３４２を共有している。
図示は省略するが、それぞれのＮ+ 型ドレイン領域３４
２に接続されるそれぞれのデジット線（ビット線）は、
ワード線に直交するように設けられている。
板３０１表面に設けられた１つのＥＥＰＲＯＭからな
る。このＥＥＰＲＯＭは、Ｎ+ 型ソース領域３４１とＮ
+ 型ドレイン領域３４２とトンネル酸化膜３０３とフロ
ーティング・ゲート電極３１２と電極間ゲート絶縁膜３
２１とコントロール・ゲート電極３３１とから構成され
ている。これらのトンネル酸化膜３０３，フローティン
グ・ゲート電極３１２，電極間ゲート絶縁膜３２１およ
びコントロール・ゲート電極３３１は、積層されている
（スタックド型になっている）。Ｎ+ 型ソース領域３４
１およびＮ+ 型ドレイン領域３４２は、それぞれコント
ロール・ゲート電極３３１に自己整合的に、Ｐ型シリコ
ン基板３０１表面の素子形成領域に設けられている。こ
の素子形成領域は図１５（ａ）の縦方向および横方向
（直交する２つの方向）にそれぞれ所要の間隔を有して
設けられた格子状の領域からなり、この素子形成領域に
囲まれた素子分離領域にはフィールド酸化膜３０２が設
けられている。コントロール・ゲート電極３３１はワー
ド線となり、同一のワード線に属するメモリセルのＮ+
型ソース領域３４１は共通になっている。隣接する２つ
のＮ+ 型ソース領域３４１の間には２つのコントロール
・ゲート電極３３１が設けられ、これら２つのコントロ
ール・ゲート電極３３１の間にはＮ+ 型ドレイン領域３
４２が設けられている。２つのＮ+ 型ソース領域３４１
の間に設けられた横方向に隣接する２つのメモリセル
は、１つのＮ+ 型ドレイン領域３４２を共有している。
図示は省略するが、それぞれのＮ+ 型ドレイン領域３４
２に接続されるそれぞれのデジット線（ビット線）は、
ワード線に直交するように設けられている。
【０００４】メモリセルへの書き込みは、そのメモリセ
ルのコントロール・ゲート電極３３１に電源電圧（例え
ば５Ｖ）より充分に高い電圧（例えば１２Ｖ）を印加
し、デジット線を介してそのメモリセルのＮ+ 型ドレイ
ン領域３４２に電源電圧より高い電圧（例えば７Ｖ）を
印加し、Ｐ型シリコン基板３０１およびＮ+ 型ソース領
域３４１を接地した状態で、１ビット毎に行なう。この
とき、Ｎ+ 型ドレイン領域３４２側からホット・キャリ
アとして発生したうちの電子がフローティング・ゲート
電極３１２に注入され、書き込み前に電源電圧より低い
正の値（例えば２Ｖ）であったメモリセルのＶTM（見掛
け上のしきい値）が電源電圧の値より高い値（例えば７
Ｖ：この値は、容量分割比により決定される範囲内にお
いて、上記バイアス条件と消去時間とから定まる）にな
る。
ルのコントロール・ゲート電極３３１に電源電圧（例え
ば５Ｖ）より充分に高い電圧（例えば１２Ｖ）を印加
し、デジット線を介してそのメモリセルのＮ+ 型ドレイ
ン領域３４２に電源電圧より高い電圧（例えば７Ｖ）を
印加し、Ｐ型シリコン基板３０１およびＮ+ 型ソース領
域３４１を接地した状態で、１ビット毎に行なう。この
とき、Ｎ+ 型ドレイン領域３４２側からホット・キャリ
アとして発生したうちの電子がフローティング・ゲート
電極３１２に注入され、書き込み前に電源電圧より低い
正の値（例えば２Ｖ）であったメモリセルのＶTM（見掛
け上のしきい値）が電源電圧の値より高い値（例えば７
Ｖ：この値は、容量分割比により決定される範囲内にお
いて、上記バイアス条件と消去時間とから定まる）にな
る。
【０００５】図１５の構造のメモリセルでは、チャネル
消去もしくはブロック消去（Ｎ+ 型ソース領域３４１へ
ＦＮトンネル電流を流す）が可能である。トンネル酸化
膜３０３に加えられるストレスを低減するため、近年で
はチャネル消去が多用されている。フラッシュメモリ装
置におけるチャネル消去は、例えば４Ｋビット毎に消去
される。図１５に示したメモリセルでは、フローティン
グ・ゲート電極３１２に蓄積された電子を、トンネル酸
化膜３０３を介してＰ型シリコン基板３０１へＦＮトン
ネル電流として流すことにより、消去が行なわれる。こ
れは、コントロール・ゲート電極３３１が負になるよう
にコントロール・ゲート電極３３１とＰ型シリコン基板
３０１との間に電源電圧より充分に高いバイアス（例え
ば１８Ｖ（例えば、コントロール・ゲート電極３３１に
−１５Ｖ印加し、Ｐ型シリコン基板３０１に３Ｖ印加す
る））を印加して行なわれ、ＶTMが電源電圧より低い正
の値（書き込み前のＶTMと等しくなるようにバイアスお
よび消去時間の設定を行なう）になる。
消去もしくはブロック消去（Ｎ+ 型ソース領域３４１へ
ＦＮトンネル電流を流す）が可能である。トンネル酸化
膜３０３に加えられるストレスを低減するため、近年で
はチャネル消去が多用されている。フラッシュメモリ装
置におけるチャネル消去は、例えば４Ｋビット毎に消去
される。図１５に示したメモリセルでは、フローティン
グ・ゲート電極３１２に蓄積された電子を、トンネル酸
化膜３０３を介してＰ型シリコン基板３０１へＦＮトン
ネル電流として流すことにより、消去が行なわれる。こ
れは、コントロール・ゲート電極３３１が負になるよう
にコントロール・ゲート電極３３１とＰ型シリコン基板
３０１との間に電源電圧より充分に高いバイアス（例え
ば１８Ｖ（例えば、コントロール・ゲート電極３３１に
−１５Ｖ印加し、Ｐ型シリコン基板３０１に３Ｖ印加す
る））を印加して行なわれ、ＶTMが電源電圧より低い正
の値（書き込み前のＶTMと等しくなるようにバイアスお
よび消去時間の設定を行なう）になる。
【０００６】
【発明が解決しようとする課題】フラッシュメモリ装置
における不良モードの１つとして、過剰消去（オーバー
イレイズ）という現象がある。通常、消去条件は、目的
の値のＶTMになるように設定してある。特定のメモリセ
ルで異常があると、消去によるＶTMの値が目的とする値
より低い値になる。これは、そのメモリセルのフローテ
ィング・ゲート電極３１２から電子が引き抜かれすぎる
ために起り、この現象を過剰消去と呼んでいる。これ
は、トンネル酸化膜３０３の点欠陥的なものに起因する
ものであろうとされているが、明確なことはまだ解って
いない。この場合でも、消去後のＶTMがＶTM〉０Ｖであ
るかぎり、再び書き込みが行なわれる。しかしながら、
このときのＶTMがＶTM〈０Ｖとなるとそのメモリセルは
デプレッション・トランジスタとなり、上記のような条
件で書き込みを行なってもこのメモリセルのＶTMは上昇
しなくなる。さらに、このメモリセルに接続するデジッ
ト線に属する他のメモリセルも、デプレッション・トラ
ンジスタであるこのメモリセルにより、このデジット線
の電圧が目的とする値に上昇しなくなるため、書き込み
が不可能（デジット線不良と呼ばれている）となる。
における不良モードの１つとして、過剰消去（オーバー
イレイズ）という現象がある。通常、消去条件は、目的
の値のＶTMになるように設定してある。特定のメモリセ
ルで異常があると、消去によるＶTMの値が目的とする値
より低い値になる。これは、そのメモリセルのフローテ
ィング・ゲート電極３１２から電子が引き抜かれすぎる
ために起り、この現象を過剰消去と呼んでいる。これ
は、トンネル酸化膜３０３の点欠陥的なものに起因する
ものであろうとされているが、明確なことはまだ解って
いない。この場合でも、消去後のＶTMがＶTM〉０Ｖであ
るかぎり、再び書き込みが行なわれる。しかしながら、
このときのＶTMがＶTM〈０Ｖとなるとそのメモリセルは
デプレッション・トランジスタとなり、上記のような条
件で書き込みを行なってもこのメモリセルのＶTMは上昇
しなくなる。さらに、このメモリセルに接続するデジッ
ト線に属する他のメモリセルも、デプレッション・トラ
ンジスタであるこのメモリセルにより、このデジット線
の電圧が目的とする値に上昇しなくなるため、書き込み
が不可能（デジット線不良と呼ばれている）となる。
【０００７】過剰消去を具体的に説明する。まず、図１
５に示したメモリセルを、本発明者は次のように作成し
た。なお、このメモリセルからなるフラッシュメモリ装
置の電源電圧は５Ｖである。
５に示したメモリセルを、本発明者は次のように作成し
た。なお、このメモリセルからなるフラッシュメモリ装
置の電源電圧は５Ｖである。
【０００８】（１００）の面方位を有するＰ型シリコン
基板３０１の表面不純物濃度は２×１０17ｃｍ-3程度で
あり、フィールド酸化膜３０２の膜厚は０．６μｍであ
る。熱酸化により形成されたトンネル酸化膜３０３の膜
厚は、１０ｎｍ程度である。フローティング・ゲート電
極３１２は膜厚１５０ｎｍ程度のＮ+ 型多結晶シリコン
膜から形成され、これの不純物濃度は１×１０19ｃｍ-3
以上であり、このフローティング・ゲート電極３１２は
フィールド酸化膜３０２に片側で約０．３μｍ程度延在
している。電極間ゲート絶縁膜３２１は、高温気相成長
法（ＨＴＯ）による膜厚７ｎｍ程度の酸化シリコン膜，
減圧気相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の
窒化シリコン膜およびＨＴＯによる膜厚４ｎｍ程度の酸
化シリコン膜が積層されてなる。このメモリセルにおけ
るコントロール・ゲート電極３３１のゲート長およびゲ
ート幅はそれぞれ０．８μｍおよび０．８μｍであり、
膜厚１５０ｎｍ程度のＮ+ 型多結晶シリコン膜と膜厚２
００ｎｍ程度のタングステン・シリサイド膜とが積層さ
れてなる。Ｎ+ 型ソース領域３４１の接合の深さは０．
４μｍ弱であり、Ｎ+ 型ソース領域３４１とコントロー
ル・ゲート電極３３１とのオーバー・ラップ（Ｎ+ 型ソ
ース領域３４１の横方向の接合の深さ）は０．２５μｍ
程度である。Ｎ+ 型ドレイン領域３４２の接合の深さは
０．１５μｍ程度であり、Ｎ+ 型ドレイン領域３４２と
コントロール・ゲート電極３３１とのオーバー・ラップ
は０．１μｍ程度である。Ｎ+ 型ソース領域３４１の接
合の深さがＮ+ 型ドレイン領域３４２の接合の深さより
深いのは、Ｎ+ 型ソース領域３４１の層抵抗を低くする
ためである。
基板３０１の表面不純物濃度は２×１０17ｃｍ-3程度で
あり、フィールド酸化膜３０２の膜厚は０．６μｍであ
る。熱酸化により形成されたトンネル酸化膜３０３の膜
厚は、１０ｎｍ程度である。フローティング・ゲート電
極３１２は膜厚１５０ｎｍ程度のＮ+ 型多結晶シリコン
膜から形成され、これの不純物濃度は１×１０19ｃｍ-3
以上であり、このフローティング・ゲート電極３１２は
フィールド酸化膜３０２に片側で約０．３μｍ程度延在
している。電極間ゲート絶縁膜３２１は、高温気相成長
法（ＨＴＯ）による膜厚７ｎｍ程度の酸化シリコン膜，
減圧気相成長法（ＬＰＣＶＤ）による膜厚９ｎｍ程度の
窒化シリコン膜およびＨＴＯによる膜厚４ｎｍ程度の酸
化シリコン膜が積層されてなる。このメモリセルにおけ
るコントロール・ゲート電極３３１のゲート長およびゲ
ート幅はそれぞれ０．８μｍおよび０．８μｍであり、
膜厚１５０ｎｍ程度のＮ+ 型多結晶シリコン膜と膜厚２
００ｎｍ程度のタングステン・シリサイド膜とが積層さ
れてなる。Ｎ+ 型ソース領域３４１の接合の深さは０．
４μｍ弱であり、Ｎ+ 型ソース領域３４１とコントロー
ル・ゲート電極３３１とのオーバー・ラップ（Ｎ+ 型ソ
ース領域３４１の横方向の接合の深さ）は０．２５μｍ
程度である。Ｎ+ 型ドレイン領域３４２の接合の深さは
０．１５μｍ程度であり、Ｎ+ 型ドレイン領域３４２と
コントロール・ゲート電極３３１とのオーバー・ラップ
は０．１μｍ程度である。Ｎ+ 型ソース領域３４１の接
合の深さがＮ+ 型ドレイン領域３４２の接合の深さより
深いのは、Ｎ+ 型ソース領域３４１の層抵抗を低くする
ためである。
【０００９】次に、図１６を参照して、このようなパラ
メータのメモリセルに対する書き込み，消去特性を説明
する。
メータのメモリセルに対する書き込み，消去特性を説明
する。
【００１０】書き込みのバイアス条件は、コントロール
・ゲート電極３３１に１２Ｖ印加し、Ｎ+ 型ドレイン領
域３４２に７Ｖ印加し、Ｐ型シリコン基板３０１および
Ｎ+型ソース領域３４１を接地する。１つのメモリセル
に対する書き込み時間は２０μｓｅｃである。消去のバ
イアス条件は、コントロール・ゲート電極３３１に−１
５Ｖ印加し、Ｐ型シリコン基板３０１に３Ｖ印加する。
４Ｋビット毎にチャネル消去を行ない、チャネル消去時
間は１ｓｅｃである。
・ゲート電極３３１に１２Ｖ印加し、Ｎ+ 型ドレイン領
域３４２に７Ｖ印加し、Ｐ型シリコン基板３０１および
Ｎ+型ソース領域３４１を接地する。１つのメモリセル
に対する書き込み時間は２０μｓｅｃである。消去のバ
イアス条件は、コントロール・ゲート電極３３１に−１
５Ｖ印加し、Ｐ型シリコン基板３０１に３Ｖ印加する。
４Ｋビット毎にチャネル消去を行ない、チャネル消去時
間は１ｓｅｃである。
【００１１】正常なメモリセルでは、書き込みによりＶ
TMは２Ｖから７Ｖに変化し、消去によりＶTMは７Ｖから
２Ｖに変化する。読み出しは、コントロール・ゲート電
極３３１に（電源電圧である）５Ｖ印加し、デジット線
を介してＮ+ 型ドレイン領域３４２に２Ｖ印加して行な
われる。書き込みの行なわれたメモリセルはＶTM＝７Ｖ
であるためにオフと読まれ、書き込みの行なわれたメモ
リセルはＶTM＝２Ｖであるためにオンと読まれる。異常
なメモリセルでも、過剰消去が起らないかぎり正常なメ
モリセルと同様にＶTMが変化する。
TMは２Ｖから７Ｖに変化し、消去によりＶTMは７Ｖから
２Ｖに変化する。読み出しは、コントロール・ゲート電
極３３１に（電源電圧である）５Ｖ印加し、デジット線
を介してＮ+ 型ドレイン領域３４２に２Ｖ印加して行な
われる。書き込みの行なわれたメモリセルはＶTM＝７Ｖ
であるためにオフと読まれ、書き込みの行なわれたメモ
リセルはＶTM＝２Ｖであるためにオンと読まれる。異常
なメモリセルでも、過剰消去が起らないかぎり正常なメ
モリセルと同様にＶTMが変化する。
【００１２】異常なメモリセルにおいて過剰消去が発生
してＶTM〈０Ｖとなると、上述のように、このメモリセ
ルはデプレッション・トランジスタとして振舞うため、
このメモリセルには書き込みが不可能になり、このメモ
リセルとデジット線を共有する正常なメモリセル（ＶTM
＝２Ｖ）全てが書き込めなくなる（デジット線不良）。
なお、過剰消去により０〈ＶTM〈２となる場合、次の書
き込みができたとしてもＶTM〈７Ｖとなり、書き込み，
消去の回を重ねる毎に書き込み後のＶTM，および消去後
のＶTMの値がそれぞれ低くなり、（途中でそのメモリセ
ルのみ書き込み不良となることもあるが）デジット線不
良へと到達する。また、過剰消去によりＶTM〈０Ｖとな
ったメモリセルでも消去はできるが、過剰消去によりＶ
TMの値は、消去のバイアス条件で決まる値（この条件で
は低くても−２Ｖ程度）まで、低下を続けることにな
る。
してＶTM〈０Ｖとなると、上述のように、このメモリセ
ルはデプレッション・トランジスタとして振舞うため、
このメモリセルには書き込みが不可能になり、このメモ
リセルとデジット線を共有する正常なメモリセル（ＶTM
＝２Ｖ）全てが書き込めなくなる（デジット線不良）。
なお、過剰消去により０〈ＶTM〈２となる場合、次の書
き込みができたとしてもＶTM〈７Ｖとなり、書き込み，
消去の回を重ねる毎に書き込み後のＶTM，および消去後
のＶTMの値がそれぞれ低くなり、（途中でそのメモリセ
ルのみ書き込み不良となることもあるが）デジット線不
良へと到達する。また、過剰消去によりＶTM〈０Ｖとな
ったメモリセルでも消去はできるが、過剰消去によりＶ
TMの値は、消去のバイアス条件で決まる値（この条件で
は低くても−２Ｖ程度）まで、低下を続けることにな
る。
【００１３】現状では、過剰消去の発生自体を抑止する
ことは不可能ではあるが、デジット線に冗長性（例えば
８本のデジット線に対して１本余分にデジット線を設け
ておく）を持たせることにより過剰消去によるデジット
線不良を回避している。
ことは不可能ではあるが、デジット線に冗長性（例えば
８本のデジット線に対して１本余分にデジット線を設け
ておく）を持たせることにより過剰消去によるデジット
線不良を回避している。
【００１４】本発明の目的は、フラッシュメモリ装置を
構成するメモリセルの構造とその製造方法とを改善する
ことにより、過剰消去に起因する不良発生確率を低減す
ることにある。
構成するメモリセルの構造とその製造方法とを改善する
ことにより、過剰消去に起因する不良発生確率を低減す
ることにある。
【００１５】
【課題を解決するための手段】本発明のフラッシュメモ
リ装置は、Ｐ型シリコン基板表面に設けられたＮ型のソ
ース領域およびドレイン領域と、これらのソース領域の
端部およびこれらのドレイン領域の端部に挟まれてこの
Ｐ型シリコン基板表面に設けられたチャネル領域と、ト
ンネル絶縁膜を介し，これらのソース領域およびドレイ
ン領域上に延在してこれらのチャネル領域上に設けられ
た一層のＮ型多結晶シリコン膜からなるフローティング
・ゲート電極と、電極間ゲート絶縁膜を介してこれらの
フローティング・ゲート電極上を覆うコントロール・ゲ
ート電極とからなるスタックド型のメモリセルを有し、
これらのドレイン領域からこれらのフローティング・ゲ
ート電極へのホット・キャリアの注入により書き込みが
行なわれ、ＦＮトンネル電流によるチャネル消去が行な
われるＮＯＲ型のフラッシュメモリ装置のおいて、上記
フローティング・ゲート電極が、上記ソース領域および
上記ドレイン領域の両端部上に同時に延在しない姿態を
有して分割された上記Ｎ型多結晶シリコン膜からなる複
数のフローティング・ゲート電極からなり、上記複数の
フローティング・ゲート電極の間の空隙が、上記電極間
ゲート絶縁膜により充填されていることを特徴とする。
リ装置は、Ｐ型シリコン基板表面に設けられたＮ型のソ
ース領域およびドレイン領域と、これらのソース領域の
端部およびこれらのドレイン領域の端部に挟まれてこの
Ｐ型シリコン基板表面に設けられたチャネル領域と、ト
ンネル絶縁膜を介し，これらのソース領域およびドレイ
ン領域上に延在してこれらのチャネル領域上に設けられ
た一層のＮ型多結晶シリコン膜からなるフローティング
・ゲート電極と、電極間ゲート絶縁膜を介してこれらの
フローティング・ゲート電極上を覆うコントロール・ゲ
ート電極とからなるスタックド型のメモリセルを有し、
これらのドレイン領域からこれらのフローティング・ゲ
ート電極へのホット・キャリアの注入により書き込みが
行なわれ、ＦＮトンネル電流によるチャネル消去が行な
われるＮＯＲ型のフラッシュメモリ装置のおいて、上記
フローティング・ゲート電極が、上記ソース領域および
上記ドレイン領域の両端部上に同時に延在しない姿態を
有して分割された上記Ｎ型多結晶シリコン膜からなる複
数のフローティング・ゲート電極からなり、上記複数の
フローティング・ゲート電極の間の空隙が、上記電極間
ゲート絶縁膜により充填されていることを特徴とする。
【００１６】好ましくは、上記Ｎ型多結晶シリコン膜が
上記チャネル領域上においてチャネル電流の流れる方向
に直交して２分されて上記複数のフローティング・ゲー
ト電極が２つのフローティング・ゲート電極からなり、
一方のフローティング・ゲート電極が上記ソース領域の
端部上を覆い、他方のフローティング・ゲート電極が上
記ドレイン領域の端部上を覆っている。
上記チャネル領域上においてチャネル電流の流れる方向
に直交して２分されて上記複数のフローティング・ゲー
ト電極が２つのフローティング・ゲート電極からなり、
一方のフローティング・ゲート電極が上記ソース領域の
端部上を覆い、他方のフローティング・ゲート電極が上
記ドレイン領域の端部上を覆っている。
【００１７】さらに好ましくは、上記Ｎ型結晶シリコン
膜が結晶粒界に沿って分割され、上記複数のフローティ
ング・ゲート電極の１つ１つがそれぞれ１つ１つのシリ
コン結晶粒からなり、上記シリコン結晶粒の粒径が、上
記Ｎ型結晶シリコン膜の膜厚より大きく、上記ソース領
域の端部と上記ドレイン領域の端部との間の間隔より小
さくなっている。さらに、上記トンネル絶縁膜の少なく
とも上面が窒化シリコン膜からなる。
膜が結晶粒界に沿って分割され、上記複数のフローティ
ング・ゲート電極の１つ１つがそれぞれ１つ１つのシリ
コン結晶粒からなり、上記シリコン結晶粒の粒径が、上
記Ｎ型結晶シリコン膜の膜厚より大きく、上記ソース領
域の端部と上記ドレイン領域の端部との間の間隔より小
さくなっている。さらに、上記トンネル絶縁膜の少なく
とも上面が窒化シリコン膜からなる。
【００１８】本発明のフラッシュメモリ装置の製造方法
の第１の態様は、第１の方向とこの第１の方向に直交す
る第２の方向とにそれぞれ所要の間隔を有して配置され
た格子状の素子形成領域とこの素子形成領域に囲まれた
素子分離領域とからなるＰ型シリコン基板表面のこれら
の素子分離領域にフィールド酸化膜を形成し、このＰ型
シリコン基板表面の少なくともこれらの素子形成領域に
トンネル絶縁膜を形成し、全面に所定の膜厚を有するＮ
型多結晶シリコン膜を形成する工程と、全面に気相成長
法により第１の酸化シリコン膜を形成し、全面に第２の
多結晶シリコン膜を形成する工程と、上記素子形成領域
における上記第１の方向に平行なそれぞれの部分から所
定の間隔を有する位置上に設けられた上記上記第２の多
結晶シリコン膜および上記第１の酸化シリコン膜を順次
異方性エッチングして、隣接する２つこれらの部分の間
にそれぞれ２つずつ、上記Ｎ型多結晶シリコン膜に達す
る所定の幅を有する開口部を形成する工程と、気相成長
法により全面に第２の酸化シリコン膜を形成し、この第
２の酸化シリコン膜をエッチバックして上記開口部の側
面を覆うスペーサを形成する工程と、上記スペーサおよ
び上記第１の酸化シリコン膜をマスクにして上記第２の
多結晶シリコン膜および上記Ｎ型多結晶シリコン膜を選
択的にエッチングして、これらの開口部の底面から上記
第２の方向に平行な部分の上記素子形成領域上の上記ト
ンネル絶縁膜に達する空隙部をＮ型多結晶シリコン膜に
形成する工程と、有機膜により上記空隙部を埋設し、上
記スペーサおよび上記第１の酸化シリコン膜をエッチン
グ除去し、これらの有機膜を除去する工程と、上記Ｎ型
多結晶シリコン膜をエッチングして、上記空隙部を除い
て上記第２の方向に平行な部分の上記素子形成領域を覆
う帯状の複数のＮ型多結晶シリコン膜パターンを形成す
る工程と、全面に電極間ゲート絶縁膜を形成する工程
と、全面に導電体膜を形成し、フォトレジスト・パター
ンをマスクにしたエッチングにより上記第１の方向に連
続して平行にそれぞれの上記空隙部を覆う姿態を有する
複数のコントロール・ゲート電極を形成し、これらのフ
ォトレジスト・パターンをマスクにして上記電極間ゲー
ト絶縁膜をエッチングし、さらに、これらのフォトレジ
スト・パターンをマスクにして上記Ｎ型多結晶シリコン
膜パターンをエッチングして、これらのコントロール・
ゲート電極と上記素子形成領域との交差するそれぞれの
位置に、これらのＮ型多結晶シリコン膜パターンからな
る２つのフローティング・ゲート電極をそれぞれに形成
する工程と、上記コントロール・ゲート電極をマスクに
して、上記素子形成領域にＮ型のソース領域とＮ型のド
レイン領域とを形成する工程とを有する。
の第１の態様は、第１の方向とこの第１の方向に直交す
る第２の方向とにそれぞれ所要の間隔を有して配置され
た格子状の素子形成領域とこの素子形成領域に囲まれた
素子分離領域とからなるＰ型シリコン基板表面のこれら
の素子分離領域にフィールド酸化膜を形成し、このＰ型
シリコン基板表面の少なくともこれらの素子形成領域に
トンネル絶縁膜を形成し、全面に所定の膜厚を有するＮ
型多結晶シリコン膜を形成する工程と、全面に気相成長
法により第１の酸化シリコン膜を形成し、全面に第２の
多結晶シリコン膜を形成する工程と、上記素子形成領域
における上記第１の方向に平行なそれぞれの部分から所
定の間隔を有する位置上に設けられた上記上記第２の多
結晶シリコン膜および上記第１の酸化シリコン膜を順次
異方性エッチングして、隣接する２つこれらの部分の間
にそれぞれ２つずつ、上記Ｎ型多結晶シリコン膜に達す
る所定の幅を有する開口部を形成する工程と、気相成長
法により全面に第２の酸化シリコン膜を形成し、この第
２の酸化シリコン膜をエッチバックして上記開口部の側
面を覆うスペーサを形成する工程と、上記スペーサおよ
び上記第１の酸化シリコン膜をマスクにして上記第２の
多結晶シリコン膜および上記Ｎ型多結晶シリコン膜を選
択的にエッチングして、これらの開口部の底面から上記
第２の方向に平行な部分の上記素子形成領域上の上記ト
ンネル絶縁膜に達する空隙部をＮ型多結晶シリコン膜に
形成する工程と、有機膜により上記空隙部を埋設し、上
記スペーサおよび上記第１の酸化シリコン膜をエッチン
グ除去し、これらの有機膜を除去する工程と、上記Ｎ型
多結晶シリコン膜をエッチングして、上記空隙部を除い
て上記第２の方向に平行な部分の上記素子形成領域を覆
う帯状の複数のＮ型多結晶シリコン膜パターンを形成す
る工程と、全面に電極間ゲート絶縁膜を形成する工程
と、全面に導電体膜を形成し、フォトレジスト・パター
ンをマスクにしたエッチングにより上記第１の方向に連
続して平行にそれぞれの上記空隙部を覆う姿態を有する
複数のコントロール・ゲート電極を形成し、これらのフ
ォトレジスト・パターンをマスクにして上記電極間ゲー
ト絶縁膜をエッチングし、さらに、これらのフォトレジ
スト・パターンをマスクにして上記Ｎ型多結晶シリコン
膜パターンをエッチングして、これらのコントロール・
ゲート電極と上記素子形成領域との交差するそれぞれの
位置に、これらのＮ型多結晶シリコン膜パターンからな
る２つのフローティング・ゲート電極をそれぞれに形成
する工程と、上記コントロール・ゲート電極をマスクに
して、上記素子形成領域にＮ型のソース領域とＮ型のド
レイン領域とを形成する工程とを有する。
【００１９】本発明のフラッシュメモリ装置の製造方法
の第２の態様は、第１の方向とこの第１の方向に直交す
る第２の方向とにそれぞれ所要の間隔を有して配置され
た格子状の素子形成領域とこの素子形成領域に囲まれた
素子分離領域とからなるＰ型シリコン基板表面のこれら
の素子分離領域にフィールド酸化膜を形成し、このＰ型
シリコン基板表面の少なくともこれらの素子形成領域に
トンネル絶縁膜を形成し、全面に所定の膜厚を有するＮ
型多結晶シリコン膜を形成する工程と、全面に所定の膜
厚を有するノンドープの多結晶シリコン膜を形成し、こ
れらのノンドープの多結晶シリコン膜に燐の熱拡散と所
定の熱処理とを施し、これらのノンドープの多結晶シリ
コン膜を所望の粒径を有するＮ型多結晶シリコン膜に変
換する工程と、上記Ｎ型多結晶シリコン膜の結晶粒界に
上記トンネル絶縁膜に達する空隙部を形成し、これらの
上記Ｎ型多結晶シリコン膜をＮ型のシリコン結晶粒から
なる疑似Ｎ型多結晶シリコン膜に変換する工程と、上記
疑似Ｎ型多結晶シリコン膜をエッチングして、上記第２
の方向に平行な部分の上記素子形成領域を概ね覆う帯状
の複数の疑似Ｎ型多結晶シリコン膜パターンを形成する
工程と、全面に電極間ゲート絶縁膜を形成する工程と、
全面に導電体膜を形成し、フォトレジスト・パターンを
マスクにしてこれらの導電体膜のエッチングを行ない、
上記素子形成領域における上記第１の方向に平行な部分
からそれぞれ所定の間隔を有するコントロール・ゲート
電極を隣接する２つこれらの部分の間にそれぞれ２つず
つ形成する工程と、上記フォトレジスト・パターンをマ
スクにして上記電極間ゲート絶縁膜をエッチングし、さ
らに、これらのフォトレジスト・パターンをマスクにし
て上記疑似Ｎ型多結晶シリコン膜パターンをエッチング
して、上記コントロール・ゲート電極と上記素子形成領
域との交差する位置に、それぞれ上記Ｎ型のシリコン結
晶粒からなる複数のフローティング・ゲート電極を形成
する工程と、上記コントロール・ゲート電極をマスクに
して、上記素子形成領域にＮ型のソース領域とＮ型のド
レイン領域とを形成する工程とを有する。
の第２の態様は、第１の方向とこの第１の方向に直交す
る第２の方向とにそれぞれ所要の間隔を有して配置され
た格子状の素子形成領域とこの素子形成領域に囲まれた
素子分離領域とからなるＰ型シリコン基板表面のこれら
の素子分離領域にフィールド酸化膜を形成し、このＰ型
シリコン基板表面の少なくともこれらの素子形成領域に
トンネル絶縁膜を形成し、全面に所定の膜厚を有するＮ
型多結晶シリコン膜を形成する工程と、全面に所定の膜
厚を有するノンドープの多結晶シリコン膜を形成し、こ
れらのノンドープの多結晶シリコン膜に燐の熱拡散と所
定の熱処理とを施し、これらのノンドープの多結晶シリ
コン膜を所望の粒径を有するＮ型多結晶シリコン膜に変
換する工程と、上記Ｎ型多結晶シリコン膜の結晶粒界に
上記トンネル絶縁膜に達する空隙部を形成し、これらの
上記Ｎ型多結晶シリコン膜をＮ型のシリコン結晶粒から
なる疑似Ｎ型多結晶シリコン膜に変換する工程と、上記
疑似Ｎ型多結晶シリコン膜をエッチングして、上記第２
の方向に平行な部分の上記素子形成領域を概ね覆う帯状
の複数の疑似Ｎ型多結晶シリコン膜パターンを形成する
工程と、全面に電極間ゲート絶縁膜を形成する工程と、
全面に導電体膜を形成し、フォトレジスト・パターンを
マスクにしてこれらの導電体膜のエッチングを行ない、
上記素子形成領域における上記第１の方向に平行な部分
からそれぞれ所定の間隔を有するコントロール・ゲート
電極を隣接する２つこれらの部分の間にそれぞれ２つず
つ形成する工程と、上記フォトレジスト・パターンをマ
スクにして上記電極間ゲート絶縁膜をエッチングし、さ
らに、これらのフォトレジスト・パターンをマスクにし
て上記疑似Ｎ型多結晶シリコン膜パターンをエッチング
して、上記コントロール・ゲート電極と上記素子形成領
域との交差する位置に、それぞれ上記Ｎ型のシリコン結
晶粒からなる複数のフローティング・ゲート電極を形成
する工程と、上記コントロール・ゲート電極をマスクに
して、上記素子形成領域にＮ型のソース領域とＮ型のド
レイン領域とを形成する工程とを有する。
【００２０】好ましくは、上記Ｎ型多結晶シリコン膜の
結晶粒界に上記トンネル絶縁膜に達する空隙部を形成す
る方法が、熱燐酸によるエッチングである。あるいは、
上記トンネル絶縁膜の少なくとも上面が窒化シリコン膜
からなり、上記Ｎ型多結晶シリコン膜の結晶粒界に上記
トンネル絶縁膜に達する空隙部を形成する方法が、熱酸
化によるこのＮ型多結晶シリコン膜のこれらの結晶粒界
への酸化シリコン膜の形成と、ウェット・エッチングに
よるこの酸化シリコン膜の除去とからなる。
結晶粒界に上記トンネル絶縁膜に達する空隙部を形成す
る方法が、熱燐酸によるエッチングである。あるいは、
上記トンネル絶縁膜の少なくとも上面が窒化シリコン膜
からなり、上記Ｎ型多結晶シリコン膜の結晶粒界に上記
トンネル絶縁膜に達する空隙部を形成する方法が、熱酸
化によるこのＮ型多結晶シリコン膜のこれらの結晶粒界
への酸化シリコン膜の形成と、ウェット・エッチングに
よるこの酸化シリコン膜の除去とからなる。
【００２１】
【実施例】次に、図面を参照して本発明を説明する。
【００２２】フラッシュメモリ装置のメモリセルの平面
図である図１（ａ）と図１（ａ）のＸＸ線での断面図で
ある図１（ｂ）とを参照して、本発明の第１の実施例の
ＮＯＲ型のフラッシュメモリ装置のスタックド型のメモ
リセルの構造を説明する。
図である図１（ａ）と図１（ａ）のＸＸ線での断面図で
ある図１（ｂ）とを参照して、本発明の第１の実施例の
ＮＯＲ型のフラッシュメモリ装置のスタックド型のメモ
リセルの構造を説明する。
【００２３】１ビットのメモリセルは、（１００）の面
方位を有し，２×１０17ｃｍ-3程度の表面不純物濃度を
有するＰ型シリコン基板１０１表面に設けられた１つの
ＥＥＰＲＯＭからなる。このＥＥＰＲＯＭは、Ｎ+ 型ソ
ース領域１４１とＮ+ 型ドレイン領域１４２とトンネル
酸化膜１０３とフローティング・ゲート電極１１２ａ，
１１２ｂと電極間ゲート絶縁膜１２１とコントロール・
ゲート電極１３１とから構成されている。トンネル酸化
膜１０３は熱酸化により形成され、この膜厚は１０ｎｍ
程度である。これらのトンネル酸化膜１０３とフローテ
ィング・ゲート電極１１２ａ等と電極間ゲート絶縁膜１
２１とコントロール・ゲート電極１３１とは、積層され
ている（スタックド型になっている）。
方位を有し，２×１０17ｃｍ-3程度の表面不純物濃度を
有するＰ型シリコン基板１０１表面に設けられた１つの
ＥＥＰＲＯＭからなる。このＥＥＰＲＯＭは、Ｎ+ 型ソ
ース領域１４１とＮ+ 型ドレイン領域１４２とトンネル
酸化膜１０３とフローティング・ゲート電極１１２ａ，
１１２ｂと電極間ゲート絶縁膜１２１とコントロール・
ゲート電極１３１とから構成されている。トンネル酸化
膜１０３は熱酸化により形成され、この膜厚は１０ｎｍ
程度である。これらのトンネル酸化膜１０３とフローテ
ィング・ゲート電極１１２ａ等と電極間ゲート絶縁膜１
２１とコントロール・ゲート電極１３１とは、積層され
ている（スタックド型になっている）。
【００２４】フローティング・ゲート電極１１２ａ，１
１２ｂは、１５０ｎｍ程度の膜厚を有し，１×１０19ｃ
ｍ-3以上の不純物濃度を有する同一層のＮ+ 型多結晶シ
リコン膜が分割されて形成（製造方法の詳細は後述す
る）されている。フローティング・ゲート電極１１２ａ
とフローティング・ゲート電極１１２ｂとの間には、６
０ｎｍ程度の間隔を有する空隙部が設けられている。こ
の空隙部には、電極間ゲート絶縁膜１２１が充填されて
いる。電極間ゲート絶縁膜１２１は、例えば、ＨＴＯに
よる膜厚７ｎｍ程度の酸化シリコン膜，ＬＰＣＶＤによ
る膜厚９ｎｍ程度の窒化シリコン膜およびＨＴＯによる
膜厚４ｎｍ程度の酸化シリコン膜が積層されてなる。ワ
ード線となるコントロール・ゲート電極１３１のゲート
長およびゲート幅はそれぞれ０．８μｍおよび０．８μ
ｍであり、これらのコントロール・ゲート電極１３１は
例えば膜厚１５０ｎｍ程度のＮ+ 型多結晶シリコン膜と
膜厚２００ｎｍ程度のタングステン・シリサイド膜とが
積層されてなる。
１２ｂは、１５０ｎｍ程度の膜厚を有し，１×１０19ｃ
ｍ-3以上の不純物濃度を有する同一層のＮ+ 型多結晶シ
リコン膜が分割されて形成（製造方法の詳細は後述す
る）されている。フローティング・ゲート電極１１２ａ
とフローティング・ゲート電極１１２ｂとの間には、６
０ｎｍ程度の間隔を有する空隙部が設けられている。こ
の空隙部には、電極間ゲート絶縁膜１２１が充填されて
いる。電極間ゲート絶縁膜１２１は、例えば、ＨＴＯに
よる膜厚７ｎｍ程度の酸化シリコン膜，ＬＰＣＶＤによ
る膜厚９ｎｍ程度の窒化シリコン膜およびＨＴＯによる
膜厚４ｎｍ程度の酸化シリコン膜が積層されてなる。ワ
ード線となるコントロール・ゲート電極１３１のゲート
長およびゲート幅はそれぞれ０．８μｍおよび０．８μ
ｍであり、これらのコントロール・ゲート電極１３１は
例えば膜厚１５０ｎｍ程度のＮ+ 型多結晶シリコン膜と
膜厚２００ｎｍ程度のタングステン・シリサイド膜とが
積層されてなる。
【００２５】Ｎ+ 型ソース領域１４１およびＮ+ 型ドレ
イン領域１４２は、それぞれコントロール・ゲート電極
１３１に自己整合的に、Ｐ型シリコン基板１０１表面の
素子形成領域に設けられている。この素子形成領域は図
１（ａ）の縦方向および横方向（直交する２つの方向）
にそれぞれ所要の間隔を有して設けられた格子状の領域
からなる。Ｎ+ 型ソース領域１４１の接合の深さは０．
４μｍ弱であり、Ｎ+型ソース領域１４１とコントロー
ル・ゲート電極１３１とのオーバー・ラップ（Ｎ+ 型ソ
ース領域１４１の横方向の接合の深さ）は０．２５μｍ
程度である。Ｎ+ 型ドレイン領域１４２の接合の深さは
０．１５μｍ程度であり、Ｎ+ 型ドレイン領域１４２と
コントロール・ゲート電極１３１とのオーバー・ラップ
は０．１μｍ程度である。Ｎ+ 型ソース領域１４１の接
合の深さがＮ+ 型ドレイン領域１４２の接合の深さより
深いのは、Ｎ+ 型ソース領域１４１の層抵抗を低くする
ためである。コントロール・ゲート電極１３１は（図１
（ａ）の）縦方向に平行に設けられている。同一のワー
ド線に属するメモリセルのＮ+ 型ソース領域１４１は共
通になっている。隣接する２つのＮ+ 型ソース領域１４
１の間には２つのコントロール・ゲート電極１３１が設
けられ、これら２つのコントロール・ゲート電極１３１
の間にはＮ+ 型ドレイン領域１４２が設けられている。
２つのＮ+ 型ソース領域１４１の間に設けられた横方向
に隣接する２つのメモリセルは、１つのＮ+ 型ドレイン
領域１４２を共有している。図示は省略するが、それぞ
れのＮ+ 型ドレイン領域１４２に接続されるそれぞれの
デジット線（ビット線）は、ワード線に直交するように
設けられている。上記素子形成領域に囲まれた素子分離
領域には、膜厚０．６μｍ程度のフィールド酸化膜１０
２が設けられている。
イン領域１４２は、それぞれコントロール・ゲート電極
１３１に自己整合的に、Ｐ型シリコン基板１０１表面の
素子形成領域に設けられている。この素子形成領域は図
１（ａ）の縦方向および横方向（直交する２つの方向）
にそれぞれ所要の間隔を有して設けられた格子状の領域
からなる。Ｎ+ 型ソース領域１４１の接合の深さは０．
４μｍ弱であり、Ｎ+型ソース領域１４１とコントロー
ル・ゲート電極１３１とのオーバー・ラップ（Ｎ+ 型ソ
ース領域１４１の横方向の接合の深さ）は０．２５μｍ
程度である。Ｎ+ 型ドレイン領域１４２の接合の深さは
０．１５μｍ程度であり、Ｎ+ 型ドレイン領域１４２と
コントロール・ゲート電極１３１とのオーバー・ラップ
は０．１μｍ程度である。Ｎ+ 型ソース領域１４１の接
合の深さがＮ+ 型ドレイン領域１４２の接合の深さより
深いのは、Ｎ+ 型ソース領域１４１の層抵抗を低くする
ためである。コントロール・ゲート電極１３１は（図１
（ａ）の）縦方向に平行に設けられている。同一のワー
ド線に属するメモリセルのＮ+ 型ソース領域１４１は共
通になっている。隣接する２つのＮ+ 型ソース領域１４
１の間には２つのコントロール・ゲート電極１３１が設
けられ、これら２つのコントロール・ゲート電極１３１
の間にはＮ+ 型ドレイン領域１４２が設けられている。
２つのＮ+ 型ソース領域１４１の間に設けられた横方向
に隣接する２つのメモリセルは、１つのＮ+ 型ドレイン
領域１４２を共有している。図示は省略するが、それぞ
れのＮ+ 型ドレイン領域１４２に接続されるそれぞれの
デジット線（ビット線）は、ワード線に直交するように
設けられている。上記素子形成領域に囲まれた素子分離
領域には、膜厚０．６μｍ程度のフィールド酸化膜１０
２が設けられている。
【００２６】上記フローティング・ゲート電極１１２
ａ，１１２ｂ間の空隙部は、Ｎ+ 型ソース領域１４１と
Ｎ+ 型ドレイン領域１４２との間のチャネル領域上に設
けられている。それぞれトンネル酸化膜１０３を介し
て、フローティング・ゲート電極１１２ａはＮ+ 型ソー
ス領域１４１上に０．２５μｍ程度の幅でオーバー・ラ
ップし、フローティング・ゲート電極１１２ｂはＮ+ 型
トレイン領域１４２上に０．１μｍ程度の幅でオーバー
・ラップしている。フローティング・ゲート電極１１２
ａとＮ+ 型ドレイン領域１４２との間隔，フローティン
グ・ゲート電極１１２ｂとＮ+ 型ソース領域１４１との
間隔はそれぞれ約０．２５μｍである。上記空隙部は、
Ｎ+ 型ソース領域１４１の（チャネル領域との）端部お
よびＮ+ 型ドレイン領域１４２の（チャネル領域との）
端部に平行に（すなわち、チャネル電流の流れる方向と
直交する方向に）設けられている。フローティング・ゲ
ート電極１１２ａ，１１２ｂは、それぞれフィールド酸
化膜１０２上に片側で約０．３μｍ程度ずつ延在してい
る。
ａ，１１２ｂ間の空隙部は、Ｎ+ 型ソース領域１４１と
Ｎ+ 型ドレイン領域１４２との間のチャネル領域上に設
けられている。それぞれトンネル酸化膜１０３を介し
て、フローティング・ゲート電極１１２ａはＮ+ 型ソー
ス領域１４１上に０．２５μｍ程度の幅でオーバー・ラ
ップし、フローティング・ゲート電極１１２ｂはＮ+ 型
トレイン領域１４２上に０．１μｍ程度の幅でオーバー
・ラップしている。フローティング・ゲート電極１１２
ａとＮ+ 型ドレイン領域１４２との間隔，フローティン
グ・ゲート電極１１２ｂとＮ+ 型ソース領域１４１との
間隔はそれぞれ約０．２５μｍである。上記空隙部は、
Ｎ+ 型ソース領域１４１の（チャネル領域との）端部お
よびＮ+ 型ドレイン領域１４２の（チャネル領域との）
端部に平行に（すなわち、チャネル電流の流れる方向と
直交する方向に）設けられている。フローティング・ゲ
ート電極１１２ａ，１１２ｂは、それぞれフィールド酸
化膜１０２上に片側で約０．３μｍ程度ずつ延在してい
る。
【００２７】フラッシュメモリ装置のメモリセルと製造
工程の平面図である図３および図４と、フラッシュメモ
リ装置のメモリセルと製造工程の断面図であり，図３お
よび図４のＸＸ線での断面図である図５および図６と、
図１とを併せて参照して、上記第１の実施例の製造方法
を説明する。
工程の平面図である図３および図４と、フラッシュメモ
リ装置のメモリセルと製造工程の断面図であり，図３お
よび図４のＸＸ線での断面図である図５および図６と、
図１とを併せて参照して、上記第１の実施例の製造方法
を説明する。
【００２８】まず、（１００）の面方位を有し，２×１
０17ｃｍ-3程度の表面不純物濃度を有するＰ型シリコン
基板１０１表面の第１の方向（縦方向）とこの方向に直
交する第２の方向（横方向）とにそれぞれ所要の間隔を
有して配置された格子状の素子形成領域に囲まれた素子
分離領域に、膜厚０．６μｍ程度のＬＯＣＯＳ型のフィ
ールド酸化膜１０２が形成される。Ｐ型シリコン基板１
０１表面の上記素子形成領域に、熱酸化により膜厚１０
ｎｍ程度のトンネル酸化膜１０３が形成される。この素
子分離領域の第２の方向の部分の幅は、０．８μｍであ
る。なお、設計目標に応じて、このトンネル酸化膜１０
３を急速熱窒化（ＲＴＮ）して、トンネル酸化膜１０３
の上面に窒化シリコン膜を形成することもある。また、
トンネル酸化膜１０３の代りに、ＣＶＤによる窒化シリ
コン膜等からなるトンネル絶縁膜を採用することもあ
る。
０17ｃｍ-3程度の表面不純物濃度を有するＰ型シリコン
基板１０１表面の第１の方向（縦方向）とこの方向に直
交する第２の方向（横方向）とにそれぞれ所要の間隔を
有して配置された格子状の素子形成領域に囲まれた素子
分離領域に、膜厚０．６μｍ程度のＬＯＣＯＳ型のフィ
ールド酸化膜１０２が形成される。Ｐ型シリコン基板１
０１表面の上記素子形成領域に、熱酸化により膜厚１０
ｎｍ程度のトンネル酸化膜１０３が形成される。この素
子分離領域の第２の方向の部分の幅は、０．８μｍであ
る。なお、設計目標に応じて、このトンネル酸化膜１０
３を急速熱窒化（ＲＴＮ）して、トンネル酸化膜１０３
の上面に窒化シリコン膜を形成することもある。また、
トンネル酸化膜１０３の代りに、ＣＶＤによる窒化シリ
コン膜等からなるトンネル絶縁膜を採用することもあ
る。
【００２９】続いて、ＣＶＤ，熱拡散等により、１５０
ｎｍの膜厚を有し，１×１０19ｃｍ-3以上の不純物濃度
を有するＮ+ 型多結晶シリコン膜１１１が全面に形成さ
れる。さらに、ＣＶＤにより、膜厚１５０ｎｍ程度の
（第１の酸化シリコン膜である）酸化シリコン膜１５１
および膜厚５０ｎｍ程度の（第２の多結晶シリコン膜で
ある）多結晶シリコン膜１５２が、順次全面に形成され
る。次に、フォトレジスト膜パターン（図示せず）をマ
スクにして、多結晶シリコン膜１５２，酸化シリコン膜
１５１が順次異方性エッチングされ、Ｎ+ 型多結晶シリ
コン膜１１１に達する第１の方向（縦方向）に平行な複
数の開口部１５３が形成される。開口部１５３の幅は
０．４μｍ（４００ｎｍ）程度であり、素子形成領域の
第１の方向に平行な部分と開口部１５３との間隔は０．
６μｍ程度であり、隣接する２つのこれらの（素子形成
領域の第１の方向に平行な）部分間にはそれぞれ２つの
開口部１５３が形成される〔図２（ａ），図４
（ａ）〕。
ｎｍの膜厚を有し，１×１０19ｃｍ-3以上の不純物濃度
を有するＮ+ 型多結晶シリコン膜１１１が全面に形成さ
れる。さらに、ＣＶＤにより、膜厚１５０ｎｍ程度の
（第１の酸化シリコン膜である）酸化シリコン膜１５１
および膜厚５０ｎｍ程度の（第２の多結晶シリコン膜で
ある）多結晶シリコン膜１５２が、順次全面に形成され
る。次に、フォトレジスト膜パターン（図示せず）をマ
スクにして、多結晶シリコン膜１５２，酸化シリコン膜
１５１が順次異方性エッチングされ、Ｎ+ 型多結晶シリ
コン膜１１１に達する第１の方向（縦方向）に平行な複
数の開口部１５３が形成される。開口部１５３の幅は
０．４μｍ（４００ｎｍ）程度であり、素子形成領域の
第１の方向に平行な部分と開口部１５３との間隔は０．
６μｍ程度であり、隣接する２つのこれらの（素子形成
領域の第１の方向に平行な）部分間にはそれぞれ２つの
開口部１５３が形成される〔図２（ａ），図４
（ａ）〕。
【００３０】次に、段差被覆性の良いＬＰＣＶＤ，ＨＴ
Ｏもしくはプラズマ励起気相成長法（ＰＥＣＶＤ）によ
り、全面に膜厚１７０ｎｍ程度の（第２の酸化シリコン
膜である）酸化シリコン膜１５４が形成される〔図２
（ｂ），図４（ｂ）〕。
Ｏもしくはプラズマ励起気相成長法（ＰＥＣＶＤ）によ
り、全面に膜厚１７０ｎｍ程度の（第２の酸化シリコン
膜である）酸化シリコン膜１５４が形成される〔図２
（ｂ），図４（ｂ）〕。
【００３１】次に、酸化シリコン膜１５４がエッチバッ
クされ、開口部１５３の側面にこの酸化シリコン膜から
なるスペーサ１５４ａが形成される。このエッチバック
に際して、酸化シリコン膜１５１は多結晶シリコン膜１
５２により保護される。同一の開口部１５３内における
２つのスペーサ１５４ａの間隔は６０ｎｍ程度である。
続いて、異方性エッチングにより、多結晶シリコン膜１
５２およびＮ+ 型多結晶シリコン膜１１１が選択的にエ
ッチングされ、Ｎ+ 型多結晶シリコン膜１１１には６０
ｎｍ程度の間隔を有し，トンネル酸化膜１０３に達する
空隙部１５５が形成される。スペーサ１５４ａおよび酸
化シリコン膜１５１は、このエッチングの際にエッチン
グ・マスクとして機能する。続いて、全面にフォトレジ
スト膜，ポリイミド樹脂膜等の有機膜が塗布形成され、
この有機膜がエッチバックされ、上記空隙部１５５にの
みこの有機膜１５６が残置される。このエッチバックに
際しては、スペーサ１５４ａおよび酸化シリコン膜１５
１がエッチング・ストッパーとして機能する〔図２
（ｃ），図４（ｃ）〕。
クされ、開口部１５３の側面にこの酸化シリコン膜から
なるスペーサ１５４ａが形成される。このエッチバック
に際して、酸化シリコン膜１５１は多結晶シリコン膜１
５２により保護される。同一の開口部１５３内における
２つのスペーサ１５４ａの間隔は６０ｎｍ程度である。
続いて、異方性エッチングにより、多結晶シリコン膜１
５２およびＮ+ 型多結晶シリコン膜１１１が選択的にエ
ッチングされ、Ｎ+ 型多結晶シリコン膜１１１には６０
ｎｍ程度の間隔を有し，トンネル酸化膜１０３に達する
空隙部１５５が形成される。スペーサ１５４ａおよび酸
化シリコン膜１５１は、このエッチングの際にエッチン
グ・マスクとして機能する。続いて、全面にフォトレジ
スト膜，ポリイミド樹脂膜等の有機膜が塗布形成され、
この有機膜がエッチバックされ、上記空隙部１５５にの
みこの有機膜１５６が残置される。このエッチバックに
際しては、スペーサ１５４ａおよび酸化シリコン膜１５
１がエッチング・ストッパーとして機能する〔図２
（ｃ），図４（ｃ）〕。
【００３２】次に、バッファード弗酸によるウェット・
エッチングにより、上記スペーサ１５４ａおよび酸化シ
リコン膜１５１が選択的に除去される。このエッチング
に際して、上記有機膜１５６は、トンネル酸化膜１０３
に対するエッチング・マスクとして機能する〔図３
（ａ），図５（ａ）〕。
エッチングにより、上記スペーサ１５４ａおよび酸化シ
リコン膜１５１が選択的に除去される。このエッチング
に際して、上記有機膜１５６は、トンネル酸化膜１０３
に対するエッチング・マスクとして機能する〔図３
（ａ），図５（ａ）〕。
【００３３】有機膜１５６が除去された後、素子形成領
域の第２の方向（横方向）を覆う（第２の方向に平行
な）帯状のフォトレジスト膜パターン（図示せず）をマ
スクにしてＮ+ 型多結晶シリコン膜１１１の異方性エッ
チングが行なわれ、Ｎ+ 型多結晶シリコン膜１１１ａが
残置される。このＮ+ 型多結晶シリコン膜１１１ａは、
空隙部１５５を除いて、第１の方向の両側でフィールド
酸化膜１０２上にそれぞれ０．３μｍ程度延在している
〔図３（ｂ），図５（ｂ）〕。
域の第２の方向（横方向）を覆う（第２の方向に平行
な）帯状のフォトレジスト膜パターン（図示せず）をマ
スクにしてＮ+ 型多結晶シリコン膜１１１の異方性エッ
チングが行なわれ、Ｎ+ 型多結晶シリコン膜１１１ａが
残置される。このＮ+ 型多結晶シリコン膜１１１ａは、
空隙部１５５を除いて、第１の方向の両側でフィールド
酸化膜１０２上にそれぞれ０．３μｍ程度延在している
〔図３（ｂ），図５（ｂ）〕。
【００３４】次に、例えばＨＴＯによる膜厚７ｎｍ程度
の酸化シリコン膜，ＬＰＣＶＤによる膜厚９ｎｍ程度の
窒化シリコン膜およびＨＴＯによる膜厚４ｎｍ程度の酸
化シリコン膜が積層されてなる電極間ゲート絶縁膜１２
１が、全面に形成される。上記空隙部１５５は、この電
極間ゲート絶縁膜１２１により充填されでいる。この電
極間ゲート絶縁膜１２１はＣＶＤ等により形成されが、
これの構成（膜厚も含む）は上記の構成に限定されるも
のではない。なお、電極間ゲート絶縁膜１２１の構成要
素として、熱酸化によりＮ+ 型多結晶シリコン膜１１１
ａ表面に形成した酸化シリコン膜を採用することは、リ
ーク電流を増大させるため、好ましくない。
の酸化シリコン膜，ＬＰＣＶＤによる膜厚９ｎｍ程度の
窒化シリコン膜およびＨＴＯによる膜厚４ｎｍ程度の酸
化シリコン膜が積層されてなる電極間ゲート絶縁膜１２
１が、全面に形成される。上記空隙部１５５は、この電
極間ゲート絶縁膜１２１により充填されでいる。この電
極間ゲート絶縁膜１２１はＣＶＤ等により形成されが、
これの構成（膜厚も含む）は上記の構成に限定されるも
のではない。なお、電極間ゲート絶縁膜１２１の構成要
素として、熱酸化によりＮ+ 型多結晶シリコン膜１１１
ａ表面に形成した酸化シリコン膜を採用することは、リ
ーク電流を増大させるため、好ましくない。
【００３５】次に、例えば膜厚１５０ｎｍ程度のＮ+ 型
多結晶シリコン膜と膜厚２００ｎｍ程度のタングステン
・シリサイド膜とが順次成膜され、積層された導電体膜
が形成される。その後、この導電体膜の表面に、０．８
μｍの幅を有し，素子形成領域の第１の方向（縦方向）
に平行な部分との間に０．３５μｍ程度の間隔を有する
帯状のフォトレジスト膜パターン１６１が形成される。
このフォトレジスト膜パターン１６１をマスクにして、
これらタングステン・シリサイド膜およびＮ+型多結晶
シリコン膜が順次異方性エッチングされ、これらＮ+ 型
多結晶シリコン膜およびタングステン・シリサイド膜が
積層してなるコントロール・ゲート電極１３１が形成さ
れる。なお、コントロール・ゲート電極１３１を構成す
る導電体膜は、（膜厚も含めて）これらのＮ+ 型多結晶
シリコン膜およびタングステン・シリサイド膜に限定さ
れるものではない。さらに上記フォトレジスト膜パター
ン１６１をマスクにして、電極間ゲート絶縁膜１２１お
よびＮ+ 型多結晶シリコン膜１１１ａが、順次異方性エ
ッチングされる。Ｎ+ 型多結晶シリコン膜１１１ａの異
方性エッチングにより、フローティング・ゲート電極１
１２ａ，１１２ｂが残置，形成される〔図３（ｃ），図
５（ｃ）〕。
多結晶シリコン膜と膜厚２００ｎｍ程度のタングステン
・シリサイド膜とが順次成膜され、積層された導電体膜
が形成される。その後、この導電体膜の表面に、０．８
μｍの幅を有し，素子形成領域の第１の方向（縦方向）
に平行な部分との間に０．３５μｍ程度の間隔を有する
帯状のフォトレジスト膜パターン１６１が形成される。
このフォトレジスト膜パターン１６１をマスクにして、
これらタングステン・シリサイド膜およびＮ+型多結晶
シリコン膜が順次異方性エッチングされ、これらＮ+ 型
多結晶シリコン膜およびタングステン・シリサイド膜が
積層してなるコントロール・ゲート電極１３１が形成さ
れる。なお、コントロール・ゲート電極１３１を構成す
る導電体膜は、（膜厚も含めて）これらのＮ+ 型多結晶
シリコン膜およびタングステン・シリサイド膜に限定さ
れるものではない。さらに上記フォトレジスト膜パター
ン１６１をマスクにして、電極間ゲート絶縁膜１２１お
よびＮ+ 型多結晶シリコン膜１１１ａが、順次異方性エ
ッチングされる。Ｎ+ 型多結晶シリコン膜１１１ａの異
方性エッチングにより、フローティング・ゲート電極１
１２ａ，１１２ｂが残置，形成される〔図３（ｃ），図
５（ｃ）〕。
【００３６】Ｏ2 プラズマによるアッシング等によりフ
ォトレジスト膜パターン１６１が除去され、露出した部
分のトンネル酸化膜１０３がエッチングされた後、コン
トロール・ゲート電極１３１側面の一部，素子形成領域
およびフローティング・ゲート電極１１２ａ，１１２ｂ
側面の露出した部分に１０〜２０ｎｍ程度の酸化シリコ
ン膜（図示せず）が熱酸化により形成される。続いて、
隣接する２つの素子形成領域の第１の方向に平行な部分
の間に設けられた２つのコントロール・ゲート電極１３
１に挟まれた素子形成領域（第２の方向に平行な部分の
一部）を覆う姿態を有するフォトレジスト膜パターン
（図示せず）が形成され、このフォトレジスト膜パター
ン，フィールド酸化膜１０２等をマスクにして、露出し
た素子形成領域に燐および砒素のイオン注入が行なわれ
る。このフォトレジスト膜パターンが除去された後、さ
らに、コントロール・ゲート電極１３１およびフィール
ド酸化膜１０２をマスクにして、素子形成領域に砒素の
イオン注入が行なわれる。続いて、熱処理が施され、Ｎ
+ 型ソース領域１４１およびＮ+ 型ドレイン領域１４２
が形成される〔図１〕。（図示は省略するが）さらに、
層間絶縁膜の形成，Ｎ+ 型ドレイン領域１４２に達する
コンタクト孔の形成，デジット線の形成等が行なわれ、
本実施例によるフラッシュメモリ装置が作成される。
ォトレジスト膜パターン１６１が除去され、露出した部
分のトンネル酸化膜１０３がエッチングされた後、コン
トロール・ゲート電極１３１側面の一部，素子形成領域
およびフローティング・ゲート電極１１２ａ，１１２ｂ
側面の露出した部分に１０〜２０ｎｍ程度の酸化シリコ
ン膜（図示せず）が熱酸化により形成される。続いて、
隣接する２つの素子形成領域の第１の方向に平行な部分
の間に設けられた２つのコントロール・ゲート電極１３
１に挟まれた素子形成領域（第２の方向に平行な部分の
一部）を覆う姿態を有するフォトレジスト膜パターン
（図示せず）が形成され、このフォトレジスト膜パター
ン，フィールド酸化膜１０２等をマスクにして、露出し
た素子形成領域に燐および砒素のイオン注入が行なわれ
る。このフォトレジスト膜パターンが除去された後、さ
らに、コントロール・ゲート電極１３１およびフィール
ド酸化膜１０２をマスクにして、素子形成領域に砒素の
イオン注入が行なわれる。続いて、熱処理が施され、Ｎ
+ 型ソース領域１４１およびＮ+ 型ドレイン領域１４２
が形成される〔図１〕。（図示は省略するが）さらに、
層間絶縁膜の形成，Ｎ+ 型ドレイン領域１４２に達する
コンタクト孔の形成，デジット線の形成等が行なわれ、
本実施例によるフラッシュメモリ装置が作成される。
【００３７】フラッシュメモリ装置のメモリセルの書き
込み特性もしくは消去特性のグラフである図６乃至図１
０を参照して、上記第１の実施例のメモリセルの書き込
み，消去特性を説明する。
込み特性もしくは消去特性のグラフである図６乃至図１
０を参照して、上記第１の実施例のメモリセルの書き込
み，消去特性を説明する。
【００３８】本実施例での書き込みは、Ｎ+ 型ドレイン
領域１４２とＮ+ 型ソース領域１４１との間のバイアス
を通常のチャネル電流が流れる条件より高くしてＮ+ 型
ドレイン領域１４２側でホット・キャリアを発生させ、
これによる電子をフローティング・ゲート電極１１２
ａ，１１２ｂへ注入することにより行なわれる。書き込
みのバイアス条件は、コントロール・ゲート電極１３１
に１２Ｖ印加し、Ｎ+ 型ドレイン領域１４２に７Ｖ印加
し、Ｐ型シリコン基板１０１およびＮ+ 型ソース領域１
４１を接地する。１つのメモリセルに対する書き込み時
間は２０μｓｅｃである。本実施例での消去は、フロー
ティング・ゲート電極１１２ａ，１１２ｂに蓄積された
電子を、ＦＮトンネル電流としてトンネル酸化膜１０３
を介してＰ型シリコン基板１０１へ流すチャネル消去で
ある。チャネル消去のバイアス条件は、コントロール・
ゲート電極１３１に−１５Ｖ印加し、Ｐ型シリコン基板
１０１に３Ｖ印加する。４Ｋビット毎にチャネル消去を
行ない、チャネル消去時間は１ｓｅｃである。読み出し
は、コントロール・ゲート電極１３１に（電源電圧であ
る）５Ｖ印加し、デジット線を介してＮ+ 型ドレイン領
域１４２に２Ｖ印加して行なわれる。本実施例のメモリ
セルは、トンネル酸化膜１０３を介してＮ+ 型ソース領
域１４１上に延在す部分を持ったフローティング・ゲー
ト電極１１２ａを有するＥＥＰＯＲと、トンネル酸化膜
１０３を介してＮ+ 型ドレイン領域１４２上に延在す部
分を持ったフローティング・ゲート電極１１２ｂを有す
るＥＥＰＯＲとが並列に接続されたものと見なせる（図
１参照）。
領域１４２とＮ+ 型ソース領域１４１との間のバイアス
を通常のチャネル電流が流れる条件より高くしてＮ+ 型
ドレイン領域１４２側でホット・キャリアを発生させ、
これによる電子をフローティング・ゲート電極１１２
ａ，１１２ｂへ注入することにより行なわれる。書き込
みのバイアス条件は、コントロール・ゲート電極１３１
に１２Ｖ印加し、Ｎ+ 型ドレイン領域１４２に７Ｖ印加
し、Ｐ型シリコン基板１０１およびＮ+ 型ソース領域１
４１を接地する。１つのメモリセルに対する書き込み時
間は２０μｓｅｃである。本実施例での消去は、フロー
ティング・ゲート電極１１２ａ，１１２ｂに蓄積された
電子を、ＦＮトンネル電流としてトンネル酸化膜１０３
を介してＰ型シリコン基板１０１へ流すチャネル消去で
ある。チャネル消去のバイアス条件は、コントロール・
ゲート電極１３１に−１５Ｖ印加し、Ｐ型シリコン基板
１０１に３Ｖ印加する。４Ｋビット毎にチャネル消去を
行ない、チャネル消去時間は１ｓｅｃである。読み出し
は、コントロール・ゲート電極１３１に（電源電圧であ
る）５Ｖ印加し、デジット線を介してＮ+ 型ドレイン領
域１４２に２Ｖ印加して行なわれる。本実施例のメモリ
セルは、トンネル酸化膜１０３を介してＮ+ 型ソース領
域１４１上に延在す部分を持ったフローティング・ゲー
ト電極１１２ａを有するＥＥＰＯＲと、トンネル酸化膜
１０３を介してＮ+ 型ドレイン領域１４２上に延在す部
分を持ったフローティング・ゲート電極１１２ｂを有す
るＥＥＰＯＲとが並列に接続されたものと見なせる（図
１参照）。
【００３９】まず、過剰消去が起らない正常なメモリセ
ルの書き込み，消去特性を説明する。上記条件による書
き込み，消去により、フローティング・ゲート電極１１
２ｂによるＶTM（ＶTM（ｂ）と記す）は、２Ｖ→７Ｖ，
７Ｖ→２Ｖとなる。この書き込みにより、フローティン
グ・ゲート電極１１２ａによるＶTM（ＶTM（ａ）と記
す）は、２Ｖ→約４Ｖとなる。これは、フローティング
・ゲート電極１１２ａとＮ+ 型ドレイン領域１４２との
間隔が０．２５μｍ程度あり、ホット・キャリアが発生
する位置から離れているため、フローティング・ゲート
電極１１２ａへの電子の注入効率がフローティング・ゲ
ート電極１１２ｂへの電子の注入効率より低くなるため
である。また、この消去がチャネル消去であることか
ら、この消去により、ＶTM（ａ）は、約４Ｖ→２Ｖとな
る。（書き込み後の）読み出しのとき、フローティング
・ゲート電極１１２ａによる部分ではオンとなるがフロ
ーティング・ゲート電極１１２ｂによる部分ではオフと
なるため、メモリセル自体としてはオフとなる。このた
め、この場合のメモリセル自体のＶTMは、ＶTM（ｂ）に
等しいと見做せることになる〔図６〕。
ルの書き込み，消去特性を説明する。上記条件による書
き込み，消去により、フローティング・ゲート電極１１
２ｂによるＶTM（ＶTM（ｂ）と記す）は、２Ｖ→７Ｖ，
７Ｖ→２Ｖとなる。この書き込みにより、フローティン
グ・ゲート電極１１２ａによるＶTM（ＶTM（ａ）と記
す）は、２Ｖ→約４Ｖとなる。これは、フローティング
・ゲート電極１１２ａとＮ+ 型ドレイン領域１４２との
間隔が０．２５μｍ程度あり、ホット・キャリアが発生
する位置から離れているため、フローティング・ゲート
電極１１２ａへの電子の注入効率がフローティング・ゲ
ート電極１１２ｂへの電子の注入効率より低くなるため
である。また、この消去がチャネル消去であることか
ら、この消去により、ＶTM（ａ）は、約４Ｖ→２Ｖとな
る。（書き込み後の）読み出しのとき、フローティング
・ゲート電極１１２ａによる部分ではオンとなるがフロ
ーティング・ゲート電極１１２ｂによる部分ではオフと
なるため、メモリセル自体としてはオフとなる。このた
め、この場合のメモリセル自体のＶTMは、ＶTM（ｂ）に
等しいと見做せることになる〔図６〕。
【００４０】次に、（Ｎ+ 型ソース領域１４１上に延在
す部分を持つ）フローティング・ゲート電極１１２ａの
側のみで過剰消去が発生する場合について説明する。Ｖ
TM（ｂ）の変化のしかたは図６に示したものと同じであ
る。過剰消去の発生前では、書き込み後のＶTM（ａ）
は、図６に示したものと同様に、２Ｖ→約４Ｖとなる。
過剰消去が発生すると消去後のＶTM（ａ）は、Ｖ
TM（ａ）〈２Ｖとなる。その後書き込みを行なってもＶ
TM（ａ）〈４Ｖとなる。さらに消去，書き込みを繰り返
す場合（消去の際にはさらに過剰消去される）、消去後
のＶTM（ａ）はＶTM（ａ）→約−２Ｖ（消去のバイアス
条件で決定される値）となり、書き込みを行なってもＶ
TM（ａ）〈０Ｖとなり、フローティング・ゲート電極１
１２ａの側ではデプレッションになる。消去，書き込み
を繰り返し行なった後の読み出しに着目すると、Ｖ
TM（ａ）は４Ｖ→約−２Ｖと変化するが、ＶTM（ａ）
〈５Ｖ，ＶTM（ｂ）＝７Ｖであることから、このメモリ
セルはオフと読まれる。すなわち、フローティング・ゲ
ート電極１１２ａの側で過剰消去が発生しても、このメ
モリセルは正常なメモリセルとして振舞うことになり、
この場合のメモリセル自体のＶTMもＶTM（ｂ）に等しい
と見做せることになる〔図７，図８〕。
す部分を持つ）フローティング・ゲート電極１１２ａの
側のみで過剰消去が発生する場合について説明する。Ｖ
TM（ｂ）の変化のしかたは図６に示したものと同じであ
る。過剰消去の発生前では、書き込み後のＶTM（ａ）
は、図６に示したものと同様に、２Ｖ→約４Ｖとなる。
過剰消去が発生すると消去後のＶTM（ａ）は、Ｖ
TM（ａ）〈２Ｖとなる。その後書き込みを行なってもＶ
TM（ａ）〈４Ｖとなる。さらに消去，書き込みを繰り返
す場合（消去の際にはさらに過剰消去される）、消去後
のＶTM（ａ）はＶTM（ａ）→約−２Ｖ（消去のバイアス
条件で決定される値）となり、書き込みを行なってもＶ
TM（ａ）〈０Ｖとなり、フローティング・ゲート電極１
１２ａの側ではデプレッションになる。消去，書き込み
を繰り返し行なった後の読み出しに着目すると、Ｖ
TM（ａ）は４Ｖ→約−２Ｖと変化するが、ＶTM（ａ）
〈５Ｖ，ＶTM（ｂ）＝７Ｖであることから、このメモリ
セルはオフと読まれる。すなわち、フローティング・ゲ
ート電極１１２ａの側で過剰消去が発生しても、このメ
モリセルは正常なメモリセルとして振舞うことになり、
この場合のメモリセル自体のＶTMもＶTM（ｂ）に等しい
と見做せることになる〔図７，図８〕。
【００４１】次に、（Ｎ+ 型ドレイン領域１４２上に延
在す部分を持つ）フローティング・ゲート電極１１２ｂ
の側のみで過剰消去が発生する場合について説明する。
ＶTM（ａ）の変化のしかたは図６に示したものと同じで
ある。過剰消去の発生前では、書き込み後のＶTM（ｂ）
は、図６に示したものと同様に、２Ｖ→７Ｖとなる。過
剰消去が発生すると消去後のＶTM（ｂ）は、ＶTM（ｂ）
〈２Ｖとなる。その後書き込みを行なってもＶTM（ｂ）
〈７Ｖとなる。過剰消去の程度が少ないときには、この
ときのＶTM（ｂ）は５Ｖ〈ＶTM（ｂ）〈７Ｖとなる場合
もあり、正常に書き込まれたように振舞うこともある。
しかしながら消去，書き込みを繰り返す場合、Ｖ
TM（ｂ）は０Ｖ〈ＶTM（ｂ）〈約−２Ｖの範囲で変化す
ることになる。したがって、消去，書き込みを繰り返し
行なった後の読み出しに着目すると、このメモリセルは
オンと読まれる（読み出し不良）。しかしながらこのメ
モリセルは従来のフラッシュメモリ装置のメモリセルの
場合と異なり、読み出し不良のこのメモリセルの読み出
し時のＶTMは、４Ｖ（＝ＶTM（ａ））となっている。こ
のため、ビット不良にはなるが、デジット線不良（ビッ
ト線不良）にはならない〔図９，図１０〕。
在す部分を持つ）フローティング・ゲート電極１１２ｂ
の側のみで過剰消去が発生する場合について説明する。
ＶTM（ａ）の変化のしかたは図６に示したものと同じで
ある。過剰消去の発生前では、書き込み後のＶTM（ｂ）
は、図６に示したものと同様に、２Ｖ→７Ｖとなる。過
剰消去が発生すると消去後のＶTM（ｂ）は、ＶTM（ｂ）
〈２Ｖとなる。その後書き込みを行なってもＶTM（ｂ）
〈７Ｖとなる。過剰消去の程度が少ないときには、この
ときのＶTM（ｂ）は５Ｖ〈ＶTM（ｂ）〈７Ｖとなる場合
もあり、正常に書き込まれたように振舞うこともある。
しかしながら消去，書き込みを繰り返す場合、Ｖ
TM（ｂ）は０Ｖ〈ＶTM（ｂ）〈約−２Ｖの範囲で変化す
ることになる。したがって、消去，書き込みを繰り返し
行なった後の読み出しに着目すると、このメモリセルは
オンと読まれる（読み出し不良）。しかしながらこのメ
モリセルは従来のフラッシュメモリ装置のメモリセルの
場合と異なり、読み出し不良のこのメモリセルの読み出
し時のＶTMは、４Ｖ（＝ＶTM（ａ））となっている。こ
のため、ビット不良にはなるが、デジット線不良（ビッ
ト線不良）にはならない〔図９，図１０〕。
【００４２】なお、この場合、フローティング・ゲート
電極１１２ａとＮ+ 型ドレイン領域１４２との間隔を狭
めておき、ホット・キャリアによるフローティング・ゲ
ート電極１１２ａへの電子と注入高率を高めておくなら
ば、書き込み後のＶTM（ａ）が５Ｖ〉ＶTM（ａ）≧７Ｖ
となり、フローティング・ゲート電極１１２ｂの側での
過剰消去が発生しても、このメモリセルは正常なメモリ
セルと見做せることになる。しかしたがら、このような
間隔設定を行なうと、フローティング・ゲート電極１１
２ａの側での過剰消去が発生した場合、図７，図８の場
合とは異なり、このメモリセルが実質的にデプレッショ
ンとなり、従来の同様の不良となる。このような理由の
ため、読み出し時にコントロール・ゲート電極１３１に
印加される電圧（５Ｖ）より書き込み後のＶTM（ａ）が
低くなるように、フローティング・ゲート電極１１２ａ
とＮ+ 型ドレイン領域１４２との間隔を設定しておくこ
とが好ましくなる。
電極１１２ａとＮ+ 型ドレイン領域１４２との間隔を狭
めておき、ホット・キャリアによるフローティング・ゲ
ート電極１１２ａへの電子と注入高率を高めておくなら
ば、書き込み後のＶTM（ａ）が５Ｖ〉ＶTM（ａ）≧７Ｖ
となり、フローティング・ゲート電極１１２ｂの側での
過剰消去が発生しても、このメモリセルは正常なメモリ
セルと見做せることになる。しかしたがら、このような
間隔設定を行なうと、フローティング・ゲート電極１１
２ａの側での過剰消去が発生した場合、図７，図８の場
合とは異なり、このメモリセルが実質的にデプレッショ
ンとなり、従来の同様の不良となる。このような理由の
ため、読み出し時にコントロール・ゲート電極１３１に
印加される電圧（５Ｖ）より書き込み後のＶTM（ａ）が
低くなるように、フローティング・ゲート電極１１２ａ
とＮ+ 型ドレイン領域１４２との間隔を設定しておくこ
とが好ましくなる。
【００４３】以上の結果から、本実施例によるフラッシ
ュメモリ装置では、過剰消去自体の発生確率は低減でき
ないが、過剰消去に起因した不良発生確率は半減できる
ことになる。これにより、例えば８本のデジット線に対
して１本余分にデジット線を設けてなされるデジット線
の冗長性が、１６本のデジット線に対して１本余分にデ
ジット線を設けることで確保できることになる。
ュメモリ装置では、過剰消去自体の発生確率は低減でき
ないが、過剰消去に起因した不良発生確率は半減できる
ことになる。これにより、例えば８本のデジット線に対
して１本余分にデジット線を設けてなされるデジット線
の冗長性が、１６本のデジット線に対して１本余分にデ
ジット線を設けることで確保できることになる。
【００４４】上記第１の実施例では、光露光による最小
加工寸法（空隙部の幅はこれより狭い）により、１対の
ソース領域とドレイン領域との間に設けられる開口部の
数は１つが限界である。電子線露光，ＦＩＢ露光あるい
はＸ線露光等の技術を駆使するならば、これらの間にチ
ャネル電流の流れる方向に直交する複数個の開口部を設
けることが可能となる。
加工寸法（空隙部の幅はこれより狭い）により、１対の
ソース領域とドレイン領域との間に設けられる開口部の
数は１つが限界である。電子線露光，ＦＩＢ露光あるい
はＸ線露光等の技術を駆使するならば、これらの間にチ
ャネル電流の流れる方向に直交する複数個の開口部を設
けることが可能となる。
【００４５】フラッシュメモリ装置のメモリセルの平面
図である図１１（ａ）と図１１（ａ）のＸＸ線での断面
図である図１１（ｂ）と図１１（ｂ）の部分拡大断面図
である図１１（ｃ）とを参照すると、本発明の第２の実
施例のＮＯＲ型のフラッシュメモリ装置のスタックド型
のメモリセルは、上記第１の実施例に比べて、フローテ
ィング・ゲート電極の構成に特徴がある。
図である図１１（ａ）と図１１（ａ）のＸＸ線での断面
図である図１１（ｂ）と図１１（ｂ）の部分拡大断面図
である図１１（ｃ）とを参照すると、本発明の第２の実
施例のＮＯＲ型のフラッシュメモリ装置のスタックド型
のメモリセルは、上記第１の実施例に比べて、フローテ
ィング・ゲート電極の構成に特徴がある。
【００４６】１ビットのメモリセルは、（１００）の面
方位を有し，２×１０17ｃｍ-3程度の表面不純物濃度を
有するＰ型シリコン基板２０１表面に設けられた１つの
ＥＥＰＲＯＭからなる。このＥＥＰＲＯＭは、Ｎ+ 型ソ
ース領域２４１ａとＮ+ 型ドレイン領域２４２ａとトン
ネル酸化膜２０３とフローティング・ゲート電極２１２
ａ，２１２ｂ，２１２ｃ，２１２ｄと電極間ゲート絶縁
膜２２１ａとコントロール・ゲート電極２３１とから構
成されている。トンネル酸化膜２０３は熱酸化により形
成され、この膜厚は１０ｎｍ程度である。これらのトン
ネル酸化膜２０３とフローティング・ゲート電極２１２
ａ，２１２ｂ等と電極間ゲート絶縁膜２２１ａとコント
ロール・ゲート電極２３１とは、積層されている（スタ
ックド型になっている）。
方位を有し，２×１０17ｃｍ-3程度の表面不純物濃度を
有するＰ型シリコン基板２０１表面に設けられた１つの
ＥＥＰＲＯＭからなる。このＥＥＰＲＯＭは、Ｎ+ 型ソ
ース領域２４１ａとＮ+ 型ドレイン領域２４２ａとトン
ネル酸化膜２０３とフローティング・ゲート電極２１２
ａ，２１２ｂ，２１２ｃ，２１２ｄと電極間ゲート絶縁
膜２２１ａとコントロール・ゲート電極２３１とから構
成されている。トンネル酸化膜２０３は熱酸化により形
成され、この膜厚は１０ｎｍ程度である。これらのトン
ネル酸化膜２０３とフローティング・ゲート電極２１２
ａ，２１２ｂ等と電極間ゲート絶縁膜２２１ａとコント
ロール・ゲート電極２３１とは、積層されている（スタ
ックド型になっている）。
【００４７】フローティング・ゲート電極２１２ａ，２
１２ｂ，２１２ｃ，２１２ｄは、それぞれ１つのシリコ
ン結晶粒からなり、これらのシリコン結晶粒は５×１０
20ｃｍ-3程度の不純物濃度を有する。これらのシリコン
結晶粒の高さは１５０ｎｍ程度であり、これらのシリコ
ン結晶粒の粒径は０．２〜０．３５ｎｍ程度（シリコン
結晶粒の高さである０．１５μｍより大きく，Ｎ+ 型ソ
ース領域２４１ａとＮ+ 型ドレイン領域２４２ａとの間
隔である０．４５μｍより小さい）である。フローティ
ング・ゲート電極２１２ａはチャネル領域側のＮ+ 型ソ
ース領域２４１ａの端部上を覆い、フローティング・ゲ
ート電極２１２ｂはチャネル領域側のＮ+ 型ドレイン領
域２４２ａの端部上を覆い、フローティング・ゲート電
極２１２ｃはチャネル領域上に設けられ、フローティン
グ・ゲート電極２１２ｄはＮ+ 型ソース領域２４１ａ上
もしくはフィールド酸化膜２０２上に設けられている。
すなわち、フローティング・ゲート電極２１２ａ，２１
２ｂ，２１２ｃ，２１２ｄには、Ｎ+ 型ソース領域２４
１ａ端部上並びにＮ+ 型ドレイン領域２４２ａ端部上を
同時に覆うものはない。
１２ｂ，２１２ｃ，２１２ｄは、それぞれ１つのシリコ
ン結晶粒からなり、これらのシリコン結晶粒は５×１０
20ｃｍ-3程度の不純物濃度を有する。これらのシリコン
結晶粒の高さは１５０ｎｍ程度であり、これらのシリコ
ン結晶粒の粒径は０．２〜０．３５ｎｍ程度（シリコン
結晶粒の高さである０．１５μｍより大きく，Ｎ+ 型ソ
ース領域２４１ａとＮ+ 型ドレイン領域２４２ａとの間
隔である０．４５μｍより小さい）である。フローティ
ング・ゲート電極２１２ａはチャネル領域側のＮ+ 型ソ
ース領域２４１ａの端部上を覆い、フローティング・ゲ
ート電極２１２ｂはチャネル領域側のＮ+ 型ドレイン領
域２４２ａの端部上を覆い、フローティング・ゲート電
極２１２ｃはチャネル領域上に設けられ、フローティン
グ・ゲート電極２１２ｄはＮ+ 型ソース領域２４１ａ上
もしくはフィールド酸化膜２０２上に設けられている。
すなわち、フローティング・ゲート電極２１２ａ，２１
２ｂ，２１２ｃ，２１２ｄには、Ｎ+ 型ソース領域２４
１ａ端部上並びにＮ+ 型ドレイン領域２４２ａ端部上を
同時に覆うものはない。
【００４８】それぞれのフローティング・ゲート電極２
１２ａ，２１２ｂ，２１２ｃ，２１２ｄの間には、１０
ｎｍ前後の間隔（ＳＥＭ観察から得られた値）を有する
空隙部２５５ａが設けられている。この空隙部２５５ａ
には、電極間ゲート絶縁膜２２１ａが充填されている。
電極間ゲート絶縁膜２２１ａは、例えば、ＨＴＯによる
膜厚７ｎｍ程度の酸化シリコン膜２６１，ＬＰＣＶＤに
よる膜厚９ｎｍ程度の窒化シリコン膜２６２およびＨＴ
Ｏによる膜厚４ｎｍ程度の酸化シリコン膜２６３が積層
されてなる。ワード線となるコントロール・ゲート電極
２３１のゲート長およびゲート幅はそれぞれ０．８μｍ
および０．８μｍであり、これらのコントロール・ゲー
ト電極２３１は例えば膜厚１５０ｎｍ程度のＮ+ 型多結
晶シリコン膜に膜厚２００ｎｍ程度のタングステン・シ
リサイド膜が積層された導電体膜からなる。
１２ａ，２１２ｂ，２１２ｃ，２１２ｄの間には、１０
ｎｍ前後の間隔（ＳＥＭ観察から得られた値）を有する
空隙部２５５ａが設けられている。この空隙部２５５ａ
には、電極間ゲート絶縁膜２２１ａが充填されている。
電極間ゲート絶縁膜２２１ａは、例えば、ＨＴＯによる
膜厚７ｎｍ程度の酸化シリコン膜２６１，ＬＰＣＶＤに
よる膜厚９ｎｍ程度の窒化シリコン膜２６２およびＨＴ
Ｏによる膜厚４ｎｍ程度の酸化シリコン膜２６３が積層
されてなる。ワード線となるコントロール・ゲート電極
２３１のゲート長およびゲート幅はそれぞれ０．８μｍ
および０．８μｍであり、これらのコントロール・ゲー
ト電極２３１は例えば膜厚１５０ｎｍ程度のＮ+ 型多結
晶シリコン膜に膜厚２００ｎｍ程度のタングステン・シ
リサイド膜が積層された導電体膜からなる。
【００４９】Ｎ+ 型ソース領域２４１ａおよびＮ+ 型ド
レイン領域２４２ａは、それぞれコントロール・ゲート
電極２３１に自己整合的に、Ｐ型シリコン基板２０１表
面の素子形成領域に設けられている。この素子形成領域
は図１１（ａ）の縦方向および横方向（直交する２つの
方向）にそれぞれ所要の間隔を有して設けられた格子状
の領域からなる。Ｎ+ 型ソース領域２４１ａの接合の深
さは０．４μｍ弱であり、Ｎ+ 型ソース領域２４１ａと
コントロール・ゲート電極２３１とのオーバー・ラップ
（Ｎ+ 型ソース領域２４１ａの横方向の接合の深さ）は
０．２５μｍ程度である。Ｎ+ 型ドレイン領域２４２ａ
の接合の深さは０．１５μｍ程度であり、Ｎ+ 型ドレイ
ン領域２４２ａとコントロール・ゲート電極２３１との
オーバー・ラップは０．１μｍ程度である。コントロー
ル・ゲート電極２３１は（図１１（ａ）の）縦方向に平
行に設けられている。同一のワード線に属するメモリセ
ルのＮ+ 型ソース領域２４１ａは共通になっている。隣
接する２つのＮ+ 型ソース領域２４１ａの間には２つの
コントロール・ゲート電極２３１が設けられ、これら２
つのコントロール・ゲート電極２３１の間にはＮ+ 型ド
レイン領域２４２ａが設けられている。２つのＮ+ 型ソ
ース領域２４１ａの間に設けられた横方向に隣接する２
つのメモリセルは、１つのＮ+ 型ドレイン領域２４２ａ
を共有している。図示は省略するが、それぞれのＮ+ 型
ドレイン領域２４２ａに接続されるそれぞれのデジット
線（ビット線）は、ワード線に直交するように設けられ
ている。上記素子形成領域に囲まれた素子分離領域に
は、膜厚０．６μｍ程度のフィールド酸化膜２０２が設
けられている。
レイン領域２４２ａは、それぞれコントロール・ゲート
電極２３１に自己整合的に、Ｐ型シリコン基板２０１表
面の素子形成領域に設けられている。この素子形成領域
は図１１（ａ）の縦方向および横方向（直交する２つの
方向）にそれぞれ所要の間隔を有して設けられた格子状
の領域からなる。Ｎ+ 型ソース領域２４１ａの接合の深
さは０．４μｍ弱であり、Ｎ+ 型ソース領域２４１ａと
コントロール・ゲート電極２３１とのオーバー・ラップ
（Ｎ+ 型ソース領域２４１ａの横方向の接合の深さ）は
０．２５μｍ程度である。Ｎ+ 型ドレイン領域２４２ａ
の接合の深さは０．１５μｍ程度であり、Ｎ+ 型ドレイ
ン領域２４２ａとコントロール・ゲート電極２３１との
オーバー・ラップは０．１μｍ程度である。コントロー
ル・ゲート電極２３１は（図１１（ａ）の）縦方向に平
行に設けられている。同一のワード線に属するメモリセ
ルのＮ+ 型ソース領域２４１ａは共通になっている。隣
接する２つのＮ+ 型ソース領域２４１ａの間には２つの
コントロール・ゲート電極２３１が設けられ、これら２
つのコントロール・ゲート電極２３１の間にはＮ+ 型ド
レイン領域２４２ａが設けられている。２つのＮ+ 型ソ
ース領域２４１ａの間に設けられた横方向に隣接する２
つのメモリセルは、１つのＮ+ 型ドレイン領域２４２ａ
を共有している。図示は省略するが、それぞれのＮ+ 型
ドレイン領域２４２ａに接続されるそれぞれのデジット
線（ビット線）は、ワード線に直交するように設けられ
ている。上記素子形成領域に囲まれた素子分離領域に
は、膜厚０．６μｍ程度のフィールド酸化膜２０２が設
けられている。
【００５０】図１１と、フラッシュメモリ装置のメモリ
セルの主要製造工程の断面図であり，図１１（ａ）のＸ
Ｘ線での断面図である図１２とを参照し、フローティン
グ・ゲート電極の形成を中心に上記第２の実施例の製造
方法を説明する。
セルの主要製造工程の断面図であり，図１１（ａ）のＸ
Ｘ線での断面図である図１２とを参照し、フローティン
グ・ゲート電極の形成を中心に上記第２の実施例の製造
方法を説明する。
【００５１】まず、上記第１の実施例と同様に、Ｐ型シ
リコン基板２０１表面にフィールド酸化膜２０２，トン
ネル酸化膜２０３を形成する。続いて、６５０℃程度の
ＣＶＤにより、全面に膜厚１５０ｎｍ程度のノンドープ
の多結晶シリコン膜（図示せず）が形成される。この多
結晶シリコン膜に８５０℃の燐拡散と９８０℃の窒素雰
囲気での熱処理とが施され、この多結晶シリコン膜は５
×１０20ｃｍ-3程度の不純物濃度を有し，０．２〜０．
３５ｎｍ程度の粒径を有するＮ+ 型多結晶シリコン膜２
１１に変換される。このＮ+ 型多結晶シリコン膜２１１
は、シリコン結晶粒が積層された姿態は有さずに、１層
のシリコン結晶粒が連なる姿態を有している〔図１２
（ａ），図１１（ａ）〕。なお、上記第１の実施例のフ
ローティング・ゲート電極１１２ａ，１１２ｂはＮ+ 型
のシリコン結晶粒が積層された姿態を有しており、これ
らシリコン結晶粒の粒径は５０ｎｍ以下である。
リコン基板２０１表面にフィールド酸化膜２０２，トン
ネル酸化膜２０３を形成する。続いて、６５０℃程度の
ＣＶＤにより、全面に膜厚１５０ｎｍ程度のノンドープ
の多結晶シリコン膜（図示せず）が形成される。この多
結晶シリコン膜に８５０℃の燐拡散と９８０℃の窒素雰
囲気での熱処理とが施され、この多結晶シリコン膜は５
×１０20ｃｍ-3程度の不純物濃度を有し，０．２〜０．
３５ｎｍ程度の粒径を有するＮ+ 型多結晶シリコン膜２
１１に変換される。このＮ+ 型多結晶シリコン膜２１１
は、シリコン結晶粒が積層された姿態は有さずに、１層
のシリコン結晶粒が連なる姿態を有している〔図１２
（ａ），図１１（ａ）〕。なお、上記第１の実施例のフ
ローティング・ゲート電極１１２ａ，１１２ｂはＮ+ 型
のシリコン結晶粒が積層された姿態を有しており、これ
らシリコン結晶粒の粒径は５０ｎｍ以下である。
【００５２】上記Ｎ+ 型多結晶シリコン膜２１１は結晶
粒界に高濃度の燐が偏析しているため、熱燐酸のよるウ
ェット・エッチングによりこのＮ+ 型多結晶シリコン膜
２１１の結晶粒界が選択的にエッチングされる。これに
より、Ｎ+ 型多結晶シリコン膜２１１は、これの結晶粒
界に沿って広げられた空隙部２５５ａにより、シリコン
結晶粒２１１ａに分断される。本実施例では、Ｎ+ 型多
結晶シリコン膜２１１の結晶粒がＮ+ 型多結晶シリコン
膜２１１の膜厚より大きかったため、空隙部２５５ａは
概ねＰ型シリコン基板２０１表面に対して垂直になる。
また、それぞれのシリコン結晶粒２１１ａの上面の高さ
は、ほぼ一致している〔図１２（ｂ）〕。
粒界に高濃度の燐が偏析しているため、熱燐酸のよるウ
ェット・エッチングによりこのＮ+ 型多結晶シリコン膜
２１１の結晶粒界が選択的にエッチングされる。これに
より、Ｎ+ 型多結晶シリコン膜２１１は、これの結晶粒
界に沿って広げられた空隙部２５５ａにより、シリコン
結晶粒２１１ａに分断される。本実施例では、Ｎ+ 型多
結晶シリコン膜２１１の結晶粒がＮ+ 型多結晶シリコン
膜２１１の膜厚より大きかったため、空隙部２５５ａは
概ねＰ型シリコン基板２０１表面に対して垂直になる。
また、それぞれのシリコン結晶粒２１１ａの上面の高さ
は、ほぼ一致している〔図１２（ｂ）〕。
【００５３】次に、上記第１の実施例と同様の方法によ
り、シリコン結晶粒２１１ａからなる不連続膜がパター
ニングされる。その後、例えば、ＨＴＯにより膜厚７ｎ
ｍ程度の酸化シリコン膜２６１が形成され、ＬＰＣＶＤ
により膜厚９ｎｍ程度の窒化シリコン膜２６２が形成さ
れ、さらに、ＨＴＯにより膜厚４ｎｍ程度の酸化シリコ
ン膜２６３が形成され、これら３層の積層膜からなる電
極間ゲート絶縁膜２２１ａが形成される。この場合、特
に酸化シリコン膜２６１の成長速度は極めて低く設定さ
れており、例えば約０．２ｎｍ／ｍｉｎである。このよ
うに酸化シリコン膜２６１の成長速度を極めて低く設定
することにより、上記空隙部２５５ａの充填が良好に行
なえる〔図１２（ｃ）〕。なお、電極間ゲート絶縁膜２
２１ａとしては上記の膜厚，構成に限定されるものでは
ない、例えば、上記酸化シリコン膜２６１を形成した
後、１１００℃のＮ2 Ｏ雰囲気でこの酸化シリコン膜２
６１をＲＴＮし、この酸化シリコン膜２６１表面に窒化
シリコン膜を形成する方法もある。
り、シリコン結晶粒２１１ａからなる不連続膜がパター
ニングされる。その後、例えば、ＨＴＯにより膜厚７ｎ
ｍ程度の酸化シリコン膜２６１が形成され、ＬＰＣＶＤ
により膜厚９ｎｍ程度の窒化シリコン膜２６２が形成さ
れ、さらに、ＨＴＯにより膜厚４ｎｍ程度の酸化シリコ
ン膜２６３が形成され、これら３層の積層膜からなる電
極間ゲート絶縁膜２２１ａが形成される。この場合、特
に酸化シリコン膜２６１の成長速度は極めて低く設定さ
れており、例えば約０．２ｎｍ／ｍｉｎである。このよ
うに酸化シリコン膜２６１の成長速度を極めて低く設定
することにより、上記空隙部２５５ａの充填が良好に行
なえる〔図１２（ｃ）〕。なお、電極間ゲート絶縁膜２
２１ａとしては上記の膜厚，構成に限定されるものでは
ない、例えば、上記酸化シリコン膜２６１を形成した
後、１１００℃のＮ2 Ｏ雰囲気でこの酸化シリコン膜２
６１をＲＴＮし、この酸化シリコン膜２６１表面に窒化
シリコン膜を形成する方法もある。
【００５４】次に、上記第１の実施例と同様の方法によ
り、コントロール・ゲート電極２３１が形成され、シリ
コン結晶粒２１１ａの不連続膜からなり，１つ１つのシ
リコン結晶粒２１１ａからなるフローティング・ゲート
電極２１２ａ，２１２ｂ，２１２ｃ，２１２ｄが形成さ
れ、Ｎ+ 型ソース領域２４１ａ，Ｎ+ 型ドレイン領域２
４２ａが形成される。その後、層間絶縁膜の成膜，コン
タクト孔の形成およびデジット線の形成等が行なわれる
〔図１１〕。
り、コントロール・ゲート電極２３１が形成され、シリ
コン結晶粒２１１ａの不連続膜からなり，１つ１つのシ
リコン結晶粒２１１ａからなるフローティング・ゲート
電極２１２ａ，２１２ｂ，２１２ｃ，２１２ｄが形成さ
れ、Ｎ+ 型ソース領域２４１ａ，Ｎ+ 型ドレイン領域２
４２ａが形成される。その後、層間絶縁膜の成膜，コン
タクト孔の形成およびデジット線の形成等が行なわれる
〔図１１〕。
【００５５】なお、上記第１の実施例のように、Ｎ+ 型
多結晶シリコン膜１１１が粒径の小さなシリコン結晶粒
からなるなる場合、本実施例を適用することは好ましく
ない。このような場合、Ｎ+ 型多結晶シリコン膜１１１
を熱燐酸のウェット・エッチングにより形成される空隙
部の幅は、Ｎ+ 型多結晶シリコン膜１１１の不純物濃度
がＮ+ 型多結晶シリコン膜２１１の不純物濃度より低い
ことから、上記空隙部２６６ａの幅より狭くなる。ま
た、Ｎ+ 型多結晶シリコン膜１１１は複数層のシリコン
結晶粒が積層されてなることから、この空隙部の形状
は、空隙部２５５ａの形状のように単純ではなく、Ｐ型
シリコン基板１０１表面に対して種々の傾きを有するこ
とになる。このため、このエッチングによりシリコン結
晶粒の欠落も生じ、フローティング・ゲート電極の加工
性に問題を生じ、電極間ゲート絶縁膜の形成に困難を生
じ、さらにはメモリセルの電気特性のばらつき，信頼性
の劣化等が生じることになる。
多結晶シリコン膜１１１が粒径の小さなシリコン結晶粒
からなるなる場合、本実施例を適用することは好ましく
ない。このような場合、Ｎ+ 型多結晶シリコン膜１１１
を熱燐酸のウェット・エッチングにより形成される空隙
部の幅は、Ｎ+ 型多結晶シリコン膜１１１の不純物濃度
がＮ+ 型多結晶シリコン膜２１１の不純物濃度より低い
ことから、上記空隙部２６６ａの幅より狭くなる。ま
た、Ｎ+ 型多結晶シリコン膜１１１は複数層のシリコン
結晶粒が積層されてなることから、この空隙部の形状
は、空隙部２５５ａの形状のように単純ではなく、Ｐ型
シリコン基板１０１表面に対して種々の傾きを有するこ
とになる。このため、このエッチングによりシリコン結
晶粒の欠落も生じ、フローティング・ゲート電極の加工
性に問題を生じ、電極間ゲート絶縁膜の形成に困難を生
じ、さらにはメモリセルの電気特性のばらつき，信頼性
の劣化等が生じることになる。
【００５６】上記第２の実施例は、上記第１の実施例と
同様に過剰消去自体の発生確率は低減できないが、過剰
消去に起因した不良発生確率の低減に関しては上記第１
の実施例以上の効果がある。過剰消去に起因したこの不
良発生確率は、厳密には、フローティング・ゲート電極
２１２ｂの面積の和と、フローティング・ゲート電極２
１２ａおよびフローティング・ゲート電極２１２ｃの面
積の和との比により規定される。さらに、上記第１の実
施例に対する本実施例の優れた点は、その製造方法が簡
潔な点にある。
同様に過剰消去自体の発生確率は低減できないが、過剰
消去に起因した不良発生確率の低減に関しては上記第１
の実施例以上の効果がある。過剰消去に起因したこの不
良発生確率は、厳密には、フローティング・ゲート電極
２１２ｂの面積の和と、フローティング・ゲート電極２
１２ａおよびフローティング・ゲート電極２１２ｃの面
積の和との比により規定される。さらに、上記第１の実
施例に対する本実施例の優れた点は、その製造方法が簡
潔な点にある。
【００５７】フラッシュメモリ装置のメモリセルの平面
図である図１３（ａ）と、図１３（ａ）のＸＸ線での断
面図である図１３（ｂ）と、主要製造工程の断面図であ
り，図１３（ａ）のＸＸ線での断面図である図１４とを
併せて参照すると、本発明の第２の実施例の応用例によ
るＮＯＲ型のフラッシュメモリ装置のスタックド型のメ
モリセルは、上記第２の実施例とは主としてフローティ
ング・ゲート電極の形成方法が異なり、以下のように形
成される。
図である図１３（ａ）と、図１３（ａ）のＸＸ線での断
面図である図１３（ｂ）と、主要製造工程の断面図であ
り，図１３（ａ）のＸＸ線での断面図である図１４とを
併せて参照すると、本発明の第２の実施例の応用例によ
るＮＯＲ型のフラッシュメモリ装置のスタックド型のメ
モリセルは、上記第２の実施例とは主としてフローティ
ング・ゲート電極の形成方法が異なり、以下のように形
成される。
【００５８】まず、Ｐ型シリコン基板２０１表面の素子
分離領域にフィールド酸化膜２０２が形成される。素子
形成領域に酸化シリコン膜が形成された後、ＲＴＮによ
りこの酸化シリコン膜およびフィールド酸化膜２０２表
面が窒化され、素子形成領域には上面が窒化シリコン膜
からなるトンネル絶縁膜２０４が形成される。その後、
上記第２の実施例と同様に、Ｎ+ 型多結晶シリコン膜２
１１が形成される〔図１４（ａ）〕。
分離領域にフィールド酸化膜２０２が形成される。素子
形成領域に酸化シリコン膜が形成された後、ＲＴＮによ
りこの酸化シリコン膜およびフィールド酸化膜２０２表
面が窒化され、素子形成領域には上面が窒化シリコン膜
からなるトンネル絶縁膜２０４が形成される。その後、
上記第２の実施例と同様に、Ｎ+ 型多結晶シリコン膜２
１１が形成される〔図１４（ａ）〕。
【００５９】次に、熱酸化によりＮ+ 型多結晶シリコン
膜２１１の表面および結晶粒界に酸化シリコン膜２１４
が形成され、Ｎ+ 型多結晶シリコン膜２１１はシリコン
結晶粒２１１ｂからなる不連続膜に変換される。ＳＥＭ
観察によると、この酸化シリコン膜２１４の膜厚は、Ｎ
+ 型多結晶シリコン膜２１１の上面であった部分では４
０〜５０ｎｍであり、シリコン結晶粒２１１ｂの間では
２０〜３０ｎｍである〔図１４（ｂ）〕。
膜２１１の表面および結晶粒界に酸化シリコン膜２１４
が形成され、Ｎ+ 型多結晶シリコン膜２１１はシリコン
結晶粒２１１ｂからなる不連続膜に変換される。ＳＥＭ
観察によると、この酸化シリコン膜２１４の膜厚は、Ｎ
+ 型多結晶シリコン膜２１１の上面であった部分では４
０〜５０ｎｍであり、シリコン結晶粒２１１ｂの間では
２０〜３０ｎｍである〔図１４（ｂ）〕。
【００６０】次に、バッファード弗酸によるウェット・
エッチングにより、上記酸化シリコン膜２１４が選択的
に除去され、空隙部２５５ｂが顕在化する。このウェッ
ト・エッチングに際して、上記トンネル絶縁膜２０４の
上面は窒化シリコン膜からなるため、このトンネル絶縁
膜２０４のエッチングは回避される〔図１４（ｃ）〕。
エッチングにより、上記酸化シリコン膜２１４が選択的
に除去され、空隙部２５５ｂが顕在化する。このウェッ
ト・エッチングに際して、上記トンネル絶縁膜２０４の
上面は窒化シリコン膜からなるため、このトンネル絶縁
膜２０４のエッチングは回避される〔図１４（ｃ）〕。
【００６１】続いて、上記第２の実施例と同様の方法に
より、シリコン結晶粒２１１ｂからなる不連続膜がパタ
ーニングされ、電極間ゲート絶縁膜２２１ｂが形成され
る。さらに、コントロール・ゲート電極２３２やシリコ
ン結晶粒２１１ａの不連続膜からなるフローティング・
ゲート電極２１３ａ，２１３ｂ，２１３ｃ，２１３ｄが
形成され、Ｎ+ 型ソース領域２４１ｂ，Ｎ+ 型ドレイン
領域２４２ｂが形成される。その後、層間絶縁膜の成
膜，コンタクト孔の形成およびデジット線の形成等が行
なわれる〔図１３（ａ），（ｂ）〕。
より、シリコン結晶粒２１１ｂからなる不連続膜がパタ
ーニングされ、電極間ゲート絶縁膜２２１ｂが形成され
る。さらに、コントロール・ゲート電極２３２やシリコ
ン結晶粒２１１ａの不連続膜からなるフローティング・
ゲート電極２１３ａ，２１３ｂ，２１３ｃ，２１３ｄが
形成され、Ｎ+ 型ソース領域２４１ｂ，Ｎ+ 型ドレイン
領域２４２ｂが形成される。その後、層間絶縁膜の成
膜，コンタクト孔の形成およびデジット線の形成等が行
なわれる〔図１３（ａ），（ｂ）〕。
【００６２】上記応用例は、上記第２の実施例の有する
効果を有している。
効果を有している。
【００６３】
【発明の効果】以上説明したように、本発明のフラッシ
ュメモリ装置は、メモリセルのフローティング・ゲート
電極がソース領域およびドレイン領域の両端部上に同時
に延在しない姿態を有して分割されたＮ型多結晶シリコ
ン膜からなる複数のフローティング・ゲート電極からな
ることから、過剰消去自体の発生確率は低減できないも
のの、過剰消去に起因する不良発生確率を少なくとも半
減することが可能になる。
ュメモリ装置は、メモリセルのフローティング・ゲート
電極がソース領域およびドレイン領域の両端部上に同時
に延在しない姿態を有して分割されたＮ型多結晶シリコ
ン膜からなる複数のフローティング・ゲート電極からな
ることから、過剰消去自体の発生確率は低減できないも
のの、過剰消去に起因する不良発生確率を少なくとも半
減することが可能になる。
【図１】本発明の第１の実施例の平面図および断面図で
ある。
ある。
【図２】上記第１の実施例の製造工程の平面図である。
【図３】上記第１の実施例の製造工程の平面図である。
【図４】上記第１の実施例の製造工程の断面図であり、
図２のＸＸ線での断面図である。
図２のＸＸ線での断面図である。
【図５】上記第１の実施例の製造工程の断面図であり、
図３のＸＸ線での断面図である。
図３のＸＸ線での断面図である。
【図６】上記第１の実施例の書き込み，消去特性のグラ
フである。
フである。
【図７】上記第１の実施例の書き込み特性のグラフであ
る。
る。
【図８】上記第１の実施例の消去特性のグラフである。
【図９】上記第１の実施例の書き込み特性のグラフであ
る。
る。
【図１０】上記第１の実施例の消去特性のグラフであ
る。
る。
【図１１】本発明の第２の実施例の平面図および断面図
である。
である。
【図１２】上記第２の実施例の主要製造工程の断面図で
あり、図１１（ａ）のＸＸ線での断面図である。
あり、図１１（ａ）のＸＸ線での断面図である。
【図１３】上記第２の実施例の応用例の平面図および断
面図である。
面図である。
【図１４】上記応用例の主要製造工程の断面図であり、
図１３（ａ）のＸＸ線での断面図である。
図１３（ａ）のＸＸ線での断面図である。
【図１５】従来のフラッシュメモリ装置のメモリセルの
平面図および断面図である。
平面図および断面図である。
【図１６】上記従来のフラッシュメモリ装置のメモリセ
ルの問題点を説明するための図であり、書き込み，消去
特性のグラフである。
ルの問題点を説明するための図であり、書き込み，消去
特性のグラフである。
１０１，２０１，３０１ Ｐ型シリコン基板 １０２，２０２，３０２ フィールド酸化膜 １０３，２０３，３０３ トンネル酸化膜 １１１，１１１ａ，２１１ Ｎ+ 型多結晶シリコン膜 １１２ａ，１１２ｂ，２１２ａ〜２１２ｄ，２１３ａ〜
２１３ｄ，３１３フローティング・ゲート電極 １２１，２２１ａ，２２１ｂ，３２１ 電極間ゲート
絶縁膜 １３１，２３１，２３２，３３１ コントロール・ゲ
ート電極 １４１，２４１ａ，２４１ｂ，３４１ Ｎ+ 型ソース
領域 １４２，２４２ａ，２４２ｂ，３４２ Ｎ+ 型ドレイ
ン領域 １５１，１５４，２１４，２６１，２６３ 酸化シリ
コン膜 １５２ 多結晶シリコン膜 １５３ 開口部 １５４ａ スペーサ １５５，２５５ａ，２５５ｂ 空隙部 １５６ 有機膜 １６１ フォトレジスト膜 ２０４ トンネル絶縁膜 ２１１ａ，２１１ｂ シリコン結晶粒 ２６２ 窒化シリコン膜
２１３ｄ，３１３フローティング・ゲート電極 １２１，２２１ａ，２２１ｂ，３２１ 電極間ゲート
絶縁膜 １３１，２３１，２３２，３３１ コントロール・ゲ
ート電極 １４１，２４１ａ，２４１ｂ，３４１ Ｎ+ 型ソース
領域 １４２，２４２ａ，２４２ｂ，３４２ Ｎ+ 型ドレイ
ン領域 １５１，１５４，２１４，２６１，２６３ 酸化シリ
コン膜 １５２ 多結晶シリコン膜 １５３ 開口部 １５４ａ スペーサ １５５，２５５ａ，２５５ｂ 空隙部 １５６ 有機膜 １６１ フォトレジスト膜 ２０４ トンネル絶縁膜 ２１１ａ，２１１ｂ シリコン結晶粒 ２６２ 窒化シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/115
Claims (8)
- 【請求項１】 Ｐ型シリコン基板表面に設けられたＮ型
のソース領域およびドレイン領域と、該ソース領域の端
部および該ドレイン領域の端部に挟まれて該Ｐ型シリコ
ン基板表面に設けられたチャネル領域と、トンネル絶縁
膜を介し，該ソース領域およびドレイン領域上に延在し
て該チャネル領域上に設けられた一層のＮ型多結晶シリ
コン膜からなるフローティング・ゲート電極と、電極間
ゲート絶縁膜を介して該フローティング・ゲート電極上
を覆うコントロール・ゲート電極とからなるスタックド
型のメモリセルを有し、該ドレイン領域から該フローテ
ィング・ゲート電極へのホット・キャリアの注入により
書き込みが行なわれ、ＦＮトンネル電流によるチャネル
消去が行なわれるＮＯＲ型のフラッシュメモリ装置のお
いて、 前記フローティング・ゲート電極が、前記ソース領域お
よび前記ドレイン領域の両端部上に同時に延在しない姿
態を有して分割された前記Ｎ型多結晶シリコン膜からな
る複数のフローティング・ゲート電極からなり、 前記複数のフローティング・ゲート電極の間の空隙が、
前記電極間ゲート絶縁膜により充填されていることを特
徴とするフラッシュメモリ装置。 - 【請求項２】 前記Ｎ型多結晶シリコン膜が前記チャネ
ル領域上においてチャネル電流の流れる方向に直交して
２分されて前記複数のフローティング・ゲート電極が２
つのフローティング・ゲート電極からなり、一方のフロ
ーティング・ゲート電極が前記ソース領域の端部上を覆
い、他方のフローティング・ゲート電極が前記ドレイン
領域の端部上を覆うことを特徴とする請求項１記載のフ
ラッシュメモリ装置。 - 【請求項３】 前記Ｎ型結晶シリコン膜が結晶粒界に沿
って分割され、前記複数のフローティング・ゲート電極
の１つ１つがそれぞれ１つ１つのシリコン結晶粒からな
ることと、 前記シリコン結晶粒の粒径が、前記Ｎ型結晶シリコン膜
の膜厚より大きく、前記ソース領域の端部と前記ドレイ
ン領域の端部との間の間隔より小さいこととを併せて特
徴とする請求項１記載のフラッシュメモリ装置。 - 【請求項４】 前記トンネル絶縁膜の少なくとも上面が
窒化シリコン膜からなることを特徴とする請求項３記載
のフラッシュメモリ装置。 - 【請求項５】 第１の方向と該第１の方向に直交する第
２の方向とにそれぞれ所要の間隔を有して配置された格
子状の素子形成領域と該素子形成領域に囲まれた素子分
離領域とからなるＰ型シリコン基板表面の該素子分離領
域にフィールド酸化膜を形成し、該Ｐ型シリコン基板表
面の少なくとも該素子形成領域にトンネル絶縁膜を形成
し、全面に所定の膜厚を有するＮ型多結晶シリコン膜を
形成する工程と、 全面に気相成長法により第１の酸化シリコン膜を形成
し、全面に第２の多結晶シリコン膜を形成する工程と、 前記素子形成領域における前記第１の方向に平行なそれ
ぞれの部分から所定の間隔を有する位置上に設けられた
前記前記第２の多結晶シリコン膜および前記第１の酸化
シリコン膜を順次異方性エッチングして、隣接する２つ
該部分の間にそれぞれ２つずつ、前記Ｎ型多結晶シリコ
ン膜に達する所定の幅を有する開口部を形成する工程
と、 気相成長法により全面に第２の酸化シリコン膜を形成
し、該第２の酸化シリコン膜をエッチバックして前記開
口部の側面を覆うスペーサを形成する工程と、 前記スペーサおよび前記第１の酸化シリコン膜をマスク
にして前記第２の多結晶シリコン膜および前記Ｎ型多結
晶シリコン膜を選択的にエッチングして、該開口部の底
面から前記第２の方向に平行な部分の前記素子形成領域
上の前記トンネル絶縁膜に達する空隙部をＮ型多結晶シ
リコン膜に形成する工程と、 有機膜により前記空隙部を埋設し、前記スペーサおよび
前記第１の酸化シリコン膜をエッチング除去し、該有機
膜を除去する工程と、 前記Ｎ型多結晶シリコン膜をエッチングして、前記空隙
部を除いて前記第２の方向に平行な部分の前記素子形成
領域を覆う帯状の複数のＮ型多結晶シリコン膜パターン
を形成する工程と、 全面に電極間ゲート絶縁膜を形成する工程と、 全面に導電体膜を形成し、フォトレジスト・パターンを
マスクにしたエッチングにより前記第１の方向に連続し
て平行にそれぞれの前記空隙部を覆う姿態を有する複数
のコントロール・ゲート電極を形成し、該フォトレジス
ト・パターンをマスクにして前記電極間ゲート絶縁膜を
エッチングし、さらに、該フォトレジスト・パターンを
マスクにして前記Ｎ型多結晶シリコン膜パターンをエッ
チングして、該コントロール・ゲート電極と前記素子形
成領域との交差するそれぞれの位置に、該Ｎ型多結晶シ
リコン膜パターンからなる２つのフローティング・ゲー
ト電極をそれぞれに形成する工程と、 前記コントロール・ゲート電極をマスクにして、前記素
子形成領域にＮ型のソース領域とＮ型のドレイン領域と
を形成する工程とを有することを特徴とするフラッシュ
メモリ装置の製造方法。 - 【請求項６】 第１の方向と該第１の方向に直交する第
２の方向とにそれぞれ所要の間隔を有して配置された格
子状の素子形成領域と該素子形成領域に囲まれた素子分
離領域とからなるＰ型シリコン基板表面の該素子分離領
域にフィールド酸化膜を形成し、該Ｐ型シリコン基板表
面の少なくとも該素子形成領域にトンネル絶縁膜を形成
し、全面に所定の膜厚を有するＮ型多結晶シリコン膜を
形成する工程と、 全面に所定の膜厚を有するノンドープの多結晶シリコン
膜を形成し、該ノンドープの多結晶シリコン膜に燐の熱
拡散と所定の熱処理とを施し、該ノンドープの多結晶シ
リコン膜を所望の粒径を有するＮ型多結晶シリコン膜に
変換する工程と、 前記Ｎ型多結晶シリコン膜の結晶粒界に前記トンネル絶
縁膜に達する空隙部を形成し、該前記Ｎ型多結晶シリコ
ン膜をＮ型のシリコン結晶粒からなる疑似Ｎ型多結晶シ
リコン膜に変換する工程と、 前記疑似Ｎ型多結晶シリコン膜をエッチングして、前記
第２の方向に平行な部分の前記素子形成領域を概ね覆う
帯状の複数の疑似Ｎ型多結晶シリコン膜パターンを形成
する工程と、 全面に電極間ゲート絶縁膜を形成する工程と、 全面に導電体膜を形成し、フォトレジスト・パターンを
マスクにして該導電体膜のエッチングを行ない、前記素
子形成領域における前記第１の方向に平行な部分からそ
れぞれ所定の間隔を有するコントロール・ゲート電極を
隣接する２つ該部分の間にそれぞれ２つずつ形成する工
程と、 前記フォトレジスト・パターンをマスクにして前記電極
間ゲート絶縁膜をエッチングし、さらに、該フォトレジ
スト・パターンをマスクにして前記疑似Ｎ型多結晶シリ
コン膜パターンをエッチングして、前記コントロール・
ゲート電極と前記素子形成領域との交差する位置に、そ
れぞれ前記Ｎ型のシリコン結晶粒からなる複数のフロー
ティング・ゲート電極を形成する工程と、 前記コントロール・ゲート電極をマスクにして、前記素
子形成領域にＮ型のソース領域とＮ型のドレイン領域と
を形成する工程とを有することを特徴とするフラッシュ
メモリ装置の製造方法。 - 【請求項７】 前記Ｎ型多結晶シリコン膜の結晶粒界に
前記トンネル絶縁膜に達する空隙部を形成する方法が、
熱燐酸によるエッチングであることを特徴とする請求項
６記載のフラッシュメモリ装置の製造方法。 - 【請求項８】 前記トンネル絶縁膜の少なくとも上面が
窒化シリコン膜からなることと、 前記Ｎ型多結晶シリコン膜の結晶粒界に前記トンネル絶
縁膜に達する空隙部を形成する方法が、熱酸化による該
Ｎ型多結晶シリコン膜の該結晶粒界への酸化シリコン膜
の形成と、ウェット・エッチングによる該酸化シリコン
膜の除去とからなることとを併せて特徴とする請求項６
記載のフラッシュメモリ装置の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265559A JP2658910B2 (ja) | 1994-10-28 | 1994-10-28 | フラッシュメモリ装置およびその製造方法 |
| US08/548,523 US5757044A (en) | 1994-10-28 | 1995-10-26 | Electrically erasable and programmable read only memory cell with split floating gate for preventing cell from over-erase |
| KR1019950037507A KR100237121B1 (ko) | 1994-10-28 | 1995-10-27 | 셀이 과잉소거되지 않게 하기 위해 분할된 플로팅 게이트를 갖고 있는 전기적으로 소거가능하고 프로그램 가능한 판독 전용 메모리 셀 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6265559A JP2658910B2 (ja) | 1994-10-28 | 1994-10-28 | フラッシュメモリ装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08125045A true JPH08125045A (ja) | 1996-05-17 |
| JP2658910B2 JP2658910B2 (ja) | 1997-09-30 |
Family
ID=17418799
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6265559A Expired - Fee Related JP2658910B2 (ja) | 1994-10-28 | 1994-10-28 | フラッシュメモリ装置およびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5757044A (ja) |
| JP (1) | JP2658910B2 (ja) |
| KR (1) | KR100237121B1 (ja) |
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|---|---|---|---|---|
| DE19643185A1 (de) * | 1996-10-18 | 1998-05-07 | Siemens Ag | Speicherzelle und Verfahren zur Herstellung einer nichtflüchtigen Speicherzelle |
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| KR100390958B1 (ko) * | 2001-06-29 | 2003-07-12 | 주식회사 하이닉스반도체 | 플래시 메모리 소자의 제조 방법 |
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| JP2010129990A (ja) * | 2008-12-01 | 2010-06-10 | Hiroshima Univ | 不揮発性半導体記憶素子とその製造方法 |
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