KR100214474B1 - 불휘발성 메모리 셀 및 그 제조 방법 - Google Patents

불휘발성 메모리 셀 및 그 제조 방법 Download PDF

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Abstract

본 발명은 불휘발성 메모리 셀 및 그 제조 방법에 관한 것으로, 베리드 비트 라인 구조를 사용하기 때문에 셀 어레이(Array) 내에서 셀의 프로그램시 비트라인 저항에 의한 전압강하가 필연적으로 발생하게 되어, 처음 셀과 마지막 셀의 프로그램 특성에 커다란 차이가 생기는 종래의 문제를 해결하기 위하여, 기판내에 베리드 엔플러스 영역을 형성하고 기판 상에 창영역을 형성하는 층간절연산화막을 형성하는 공정과, 이후 층간절연산화막의 바로 위에 층간절연 폴리실리콘을 형성하고, 폴리플러깅을 위해 번갈아 가며 층간절연 폴리실리콘을 식각하는 공정과, 이후 폴리실리콘을 증착 및 식각하여 상기 층간절연산화막과 층간절연 폴리실리콘에 걸쳐 대칭적으로 부유게이트를 형성하는 공정과, 이후 상기 부유게이트와 폴리간산화막을 사이에 두고 부유게이트의 바로 위에 제어게이트를 형성하는 공정과, 이후 상기 제어게이트 위에 고온저압산화막을 증착 및 식각하여 캡고온저압산화막을 형성하는 공정과, 이후 다시 고온저압산화막을 증착 및 식각하여 고온저압산화막 측벽을 형성하는 공정과, 이후 상기 고온저압산화막 측벽을 이용하여 폴리프러깅 할 곳의 층간절연산화막을 식각하는 공정과, 이후 폴리실리콘을 증착 및 식각하여 층간절연 폴리실리콘의 위까지 캡고온저압산화막에 걸쳐 대칭적으로 소거게이트를 형성하고, 베리드 엔플러스 영역의 메탈라인과 연결되는 폴리플러그를 캡고온저압산화막에 걸쳐 대칭적으로 형성하는 공정으로써, 소스 및 드레인으로 이용되는 기판내의 베리드 엔플러스 영역과, 기판 상에 창영역을 형성하며 형성되는 층간절연산화막과, 상기 층간절연산화막의 바로 위에 형성되며, 폴리플러깅을 위해 번갈아 식각되어 형성되는 층간절연 폴리실리콘과, 상기 층간절연산화막과 층간절연 폴리실리콘에 걸쳐 대칭적으로 형성되는 부유게이트와, 상기 부유게이트와 폴리간산화막을 사이에 두고 부유게이트 바로 위에 형성되는 제어게이트와, 상기 제어게이트의 바로 위에 형성되는 캡고온저압산화막과, 상기 캡고온저압산화막에서 층간절연산화막 및 층간절연 폴리실리콘까지 번갈아 가며 형성되는 고온저압산화막 측벽과, 상기 층간절연 폴리실리콘까지 캡고온저압산화막에 걸쳐 대칭적으로 형성되는 소거게이트와, 상기 베리드 엔플러스 영역의 메탈라인과 연결되며 캡고온저압산화막에 걸쳐 대칭적으로 형성되는 폴리플러그로 구성되는 메모리 셀을 구현할 수 있게 되어, 비트라인의 저항을 줄여 셀 어레이 내 셀의 위치에 상관없이 프로그램의 특성을 동일하게 하는 효과를 가진다.

Description

불휘발성 메모리 셀 및 그 제조 방법
제1도는 종래의 불휘발성 메모리 셀의 구조를 나타낸 것으로,
제1a도는 상부 평면도.
제1b도 및 제1c도는 단면도.
제2도는 종래 불휘발성 메모리 셀의 셀 위치에 따른 프로그램 특성을 나타낸 도.
제3도는 본 발명 불휘발성 메모리 셀의 구조를 나타낸 것으로,
제3a도는 상부 평면도.
제3b도 및 제3c도는 단면도.
제4a도 내지 4d도는 본 발명 불휘발성 메모리 셀의 공정수순도.
* 도면의 주요부분에 대한 부호의 설명
201 : 베리드 엔플러스 영역(BN＋) 202 : 층간절연산화막
203 : 도핑되지 않은 폴리실리콘 204 : 부유게이트
205 : 제어게이트 206 : 캡고온저압산화막
207 : 고온저압산화막 측벽 208 : 소거게이트
209 : 폴리플러그
본 발명은 불휘발성 메모리 셀에 관한 것으로, 특히 베리드 비트 라인(Buried Bit Line) 구조를 갖는 분리형 게이트(SPLIT GATE) 셀을 폴리플러강함으로써 셀의 위치에 따라 프로그램 특성이 가변하는 것을 방지하도록 하는 데에 적당하도록 한 불휘발성 메모리 셀 및 그 제조 방법에 관한 것이다.
현재 불휘발성 메모리 셀에 사용되고 있는 분리형 게이트 셀 구조를 제1도에 도시하였는데, 제1도의 a도는 상부 평면도이고 b도 및 c도는 단면도이다.
제1도에 도시한 바와 같이 분리형 게이트 셀 구조는 소스와 드레인으로 사용되는 기판내의 베리드 엔플러스 영역(BN+)(101)과, 기판상에 창영역을 형성하는 층간절연산화막(102)에 걸쳐 대칭적으로 형성되는 부유게이트(104)와, 상기 부유게이트(104)와 폴리간산화막(IPO)을 사이에 두고 형성되며, 부유게이트(104)에 걸쳐 부유게이트(104)보다는 짧게 형성되는 제어게이트(105)와, 상기 제어게이트(105) 위에 제어게이트(105)와 동일한 크기로 측벽을 포함하여 형성되는 CVD 산화막(106)에 걸쳐 형성되며, 상기 층간절연산화막(102)의 위에 형성되는 소거게이트(107)로 구성된다.
이와 같은 분리형 게이트 셀 구조는 소스 및 드레인으로 베리드 엔플러스 영역(101)을 사용하기 때문에 상호접지(VIRTUAL GROUND)의 구조가 가능하고 부유게이트(104), 제어게이트(105) 및 소거게이트(107)의 삼중의 폴리실리콘을 사용한다.
그러면, 상기와 같은 분리형 게이트 셀 구조의 동작을 살펴보면 다음과 같다.
우선, 프로그램은 제어게이트(105)에 12V를 드레인에 7V를 인가함으로써, 드레인 쪽의 강한 전계의 영향으로 발생하는 열전자를 채널 열전자 주입(CHANNEL HOT ELECTRON INJECTION) 방식으로 부유게이트(104)에 주입하여 이루어진다.
그리고, 소거는 소거게이트(107)에 강전압을 인가하여 파울러-노드하임 터널링(F-N Tunneling) 방식으로 부유게이트(104)의 전자를 빼냄으로써 이루어진다.
상기 프로그램과 소거시 부유게이트(104)에 채워져 있는 전자로 인하여 달라지는 문턱전압의 차이로써 셀의 판독(READ)을 할 수 있게 된다.
그러나, 베리드 비트 라인 구조를 사용하기 때문에 셀 어레이(Array) 내에서 셀의 프로그램시 비트라인 저항에 의한 전압강하가 필연적으로 발생하게 되어, 처음 셀과 마지막 셀의 프로그램 특성에 커다란 차이가 생기는 문제를 갖는다.
이와 같은 문제는 제2도에서, 셀의 위치에 따라서 달라지는 프로그램 특성에서 확인할 수 있고 또한, 프로그램의 횟수에 따른 문턱전압의 변화도 볼 수 있다.
본 발명은 상기와 같은 문제를 해결하기 위해 창안된 것으로, 기판내의 베리드 엔플러스 영역에 폴리플러깅을 함으로써 셀의 위치에 따라 프로그램 특성이 가변하는 것을 방지하도록 한 불휘발성 메모리 셀 및 그 제조 방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위한 본 발명의 불휘발성 메모리 셀의 제조방법은, 기판내에 베리드 엔플러스 영역을 형성하고 기판상에 창영역을 형성하는 층간절연산화막을 형성하는 공정과, 이후 층간절연산화막의 바로 위에 도핑되지 않은 폴리실리콘을 형성하고, 폴리플러깅을 위해 번갈아 가며 도핑되지 않은 폴리실리콘을 식각하는 공정과, 이후 폴리실리콘을 증착 및 식각하여 상기 층간절연산화막과 도핑되지 않은 폴리실리콘에 걸쳐 대칭적으로 부유게이트를 형성하는 공정과, 이후 상기 부유게이트와 폴리간산화막을 사이에 두고 부유게이트의 바로 위에 제어게이트를 형성하는 공정과, 이후 상기 제어게이트 위에 고온저압산화막을 증착 및 식각하여 캡고온저압산화막을 형성하는 공정과, 이후 다시 고온저압산화막을 증착 및 식각하여 고온저압산화막 측벽을 형성하는 공정과, 이후 상기 고온저압산화막 측벽을 이용하여 폴리플러깅 할 곳의 층간절연산화막을 식각하는 공정과, 이후 폴리실리콘을 증착 및 식각하여 도핑되지 않은 폴리실리콘의 위까지 캡고온저압산화막에 걸쳐 대칭적으로 소거게이트를 형성하고, 베리드 엔플러스 영역의 메탈라인과 연결되는 폴리플러그를 캡고온저압산화막에 걸쳐 대칭적으로 형성하는 공정으로 이루어진다.
이와 같은 제조 방법에 의해 구현된 본 발명 불휘발성 메모리 셀은, 소스 및 드레인으로 이용되는 기판내의 베리드 엔플러스 영역과, 기판상에 창영역을 형성하며 형성되는 층간절연산화막과, 상기 층간절연산화막의 바로 위에 형성되며, 폴리플러깅을 위해 번갈아 식각되어 형성되는 도핑되지 않은 폴리실리콘과, 상기 층간절연산화막과 도핑되지 않은 폴리실리콘에 걸쳐 대칭적으로 형성되는 부유게이트와, 상기 부유게이트와 폴리간산화막을 사이에 두고 부유게이트 바로 위에 형성되는 제어게이트와, 상기 제어게이트의 바로 위에 형성되는 캡고온저압산화막과, 상기 캡고온저압산화막에서 층간절연산화막 및 도핑되지 않은 폴리실리콘까지 번갈아가며 형성되는 고온저압산화막 측벽과, 상기 도핑되지 않은 폴리실리콘까지 캡고온저압산화막에 걸쳐 대칭적으로 형성되는 소거게이트와, 상기 베리드 엔플러스 영역의 메탈라인과 연결되며 캡고온저압산화막에 걸쳐 대칭적으로 형성되는 폴리플러그로 구성된다.
이하, 첨부도면을 참조하여 본 발명에 대해 좀 더 상세히 설명하고자 한다.
본 발명은 분리형 게이트 셀 구조의 셀 어레이 내에서 베리드 비트라인 중간 중간에 폴리플러깅(POLY PLUGGING)을 하여 비트라인의 저항을 줄여 어레이 내 모든 셀들의 프로그램 특성을 동일하게 만든 것으로, 이때의 폴리플러그에는 소거게이트(208)로 이용되는 폴리층을 그대로 사용하므로 추가의 폴리층 사용이 필요없는 셀 구조로써 제3도에 상부 평면도 및 그 단면도가 도시되었다.
그러면, 제4a도 내지 d도를 참조하여 본 발명 불휘발성 메모리 셀의 제조 방법을 살펴보면 다음과 같다.
우선, 제4a도에 도시한 바와 같이, 기판내에 베리드 엔플러스 영역(201)을 형성하고, 기판상에 창영역을 형성하는 층간절연산화막(202)을 형성한 다음, 상기 층간절연산화막(202)의 바로 위에 도핑되지 않은 폴리실리콘(203)을 형성한다.
이때, 차후에 형성할 폴리플러깅을 위하여 번갈아 가며 도핑되지 않은 폴리실리콘(203)을 식각한다.
이후, 제4b도에 도시한 바와 같이, 폴리실리콘을 증착 및 식각하여 상기 층간절연산화막(202)과 도핑되지 않은 포리실리콘(203)에 대칭적으로 걸치는 부유게이트(204)를 형성한다.
이어서, 상기 부유게이트(204)와 폴리간산화막(IPO)을 사이에 두고 부유게이트(204)의 바로 위에 제어게이트(205)를 형성한 다음, 이 제어게이트(205) 위에 고온저압산화막(HLD)을 증착 및 식각하여 캡고온저압산화막(206)을 형성한다.
상기 공정 후, 제4c도에 도시한 바와 같이, 다시 고온저압산화막을 증착 및 식각하여 고온저압산화막 측벽(207)을 형성하는데, 이때의 고온저압산화막 측벽(207)은 고온저압산화막(206)에서 층간절연산화막(202) 및 도핑되지 않은 폴리실리콘(203)까지 번갈아가며 형성된다.
다음으로, 상기의 고온저압산화막 측벽(207)을 이용하여 폴리프러깅 할 곳의 층간 절연산화막(202)을 식각하여 제거한다.
마지막으로, 제4d도에 도시한 바와 같이, 폴리실리콘을 증착 및 식각하여 소거게이트(208) 및 폴리플러그(209)를 형성하는데, 이때의 소거게이트(208)는 도핑되지 않은 폴리실리콘(203)의 위까지 형성되고 폴리플러그(209)는 비아컨택으로 베리드 엔플러스 영역(201)의 메탈라인과 연결된다.
이와 같이 제조한 본 발명 분리형 게이트 셀 구조의 불휘발성 메모리 셀의 동작은 종래와 마찬가지로, 프로그램은 채널 열전자 주입(CHANNEL HOT ELECTRON INJECTION) 방식으로, 소거는 파울러-노드하임 터널링(F-N TUNNELING) 방식으로 이루어진다.
본 발명은 폴리실리콘으로 플러깅(PLUGGING) 함으로써 비트라인의 저항을 줄여, 셀 어레이 내에서 필연적으로 발생하는 비트라인 저항에 의한 전압강하로 인해 셀의 위치에 따라 프로그램의 특성이 가변하는 것을 방지하여 셀의 위치에 상관없이 프로그램의 특성을 동일화 된다.
상술한 바와 같이 본 발명 분리형 게이트 셀 구조의 불휘발성 메모리 셀은, 폴리플러깅으로 비트라인의 저항을 줄여 셀 어레이 내 셀의 위치에 상관없이 프로그램의 특성을 동일하게 하는 효과가 있다.

Claims (2)

  1. 기판내에 베리드 엔플러스 영역을 형성하고 기판상에 창영역을 형성하는 층간절연산화막을 형성하는 공정과, 이후 층간절연산화막의 바로 위에 도핑되지 않은 폴리실리콘을 형성하고, 폴리플러깅을 위해 번갈아 가며 도핑되지 않은 폴리실리콘을 식각하는 공정과, 이후 폴리실리콘을 증착 및 식각하여 상기 층간절연산화막과 도핑되지 않은 폴리실리콘에 걸쳐 대칭적으로 부유게이트를 형성하는 공정과, 이후 상기 부유게이트와 폴리간산화막을 사이에 두고 부유게이트의 바로 위에 제어게이트를 형성하는 공정과, 이후 상기 제어게이트 위에 고온저압산화막을 증착 및 식각하여 캡고온저압산화막을 형성하는 공정과, 이후 다시 고온저압산화막을 증착 및 식각하여 고온저압산화막 측벽을 형성하는 공정과, 이후 상기 고온저압산화막 측벽을 이용하여 폴리플러깅 할 곳의 층간절연산화막을 식각하는 공정과, 이후 폴리실리콘을 증착 및 식각하여 도핑되지 않은 폴리실리콘의 위까지 캡고온저압산화막에 걸쳐 대칭적으로 소거게이트를 형성하고, 베리드 엔플러스 영역의 메탈라인과 연결되는 폴리플러그를 캡고온저압산화막에 걸쳐 대칭적으로 형성하는 공정으로 이루어지는 것을 특징으로 하는 불휘발성 메모리 셀의 제조방법.
  2. 소스 및 드레인으로 이용되는 기판내의 베리드 엔플러스 영역과, 기판 상에 창영역을 형성하며 형성되는 층간절연산화막과, 상기 층간절연산화막의 바로 위에 형성되며, 폴리플러깅을 위해 번갈아 식각되어 형성되는 도핑되지 않은 폴리실리콘과, 상기 층간절연산화막과 도핑되지 않은 폴리실리콘에 걸쳐 대칭적으로 형성되는 부유게이트와, 상기 부유게이트와 폴리간산화막을 사이에 두고 부유게이트 바로 위에 형성되는 제어게이트와, 상기 제어게이트의 바로 위에 형성되는 캡고온저압산화막과, 상기 캡고온저압산화막에서 층간절연산화막 및 도핑되지 않은 폴리실리콘까지 번갈아 가며 형성되는 고온저압산화막 측벽과, 상기 도핑되지 않은 폴리실리콘까지 캡고온저압산화막에 걸쳐 대칭적으로 형성되는 소거게이트와, 상기 베리드 엔플러스 영역의 메탈라인과 연결되며 캡고온저압산화막에 걸쳐 대칭적으로 형성되는 폴리플러그로 구성하여 된 것을 특징으로 하는 불휘발성 메모리 셀.
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