KR19990057081A - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은 셀 동작의 특성 및 신뢰성을 개선하는데 적당한 비휘발성 메모리 소자의 제조방법에 관한 것으로서, 기판상에 일정한 간격을 갖고 형성되는 소자 격리막과, 상기 소자 격리막상에 형성되는 전도층 및 절연막과, 상기 소자 격리막 사이의 기판상에 게이트 절연막을 개재하여 이웃하는 소자 격리막의 상부와 오버랩되도록 형성되는 플로팅 게이트 및 층간 절연막과, 상기 플로팅 게이트 보다 작은 폭으로 층간 절연막상에 형성되는 콘트롤 게이트 및 캡 절연막과, 상기 콘트롤 게이트 및 캡 절연막의 양측면에 형성되는 절연막 측벽과, 상기 플로팅 게이트의 양측면에 형성되는 터널링 산화막과, 상기 각 플로팅 게이트 사이의 전도층과 연결되도록 이웃하는 콘트롤 게이트와 오버랩되도록 형성되는 소거 및 프로그램 게이트를 포함하여 구성함을 특징으로 한다.
Description
본 발명은 비휘발성 메모리 소자에 관한 것으로, 특히 셀 동작의 특성 및 신뢰성을 개선하는데 적당한 비휘발성 메모리 소자의 제조방법에 관한 것이다.
일반적으로 플래쉬 EEPROM(Flash Electrically Erasable Programmable Read Only Memory) 및 EEPROM 등의 비휘발성 메모리의 집적도를 결정하는 메모리 셀의 유효 셀 사이즈(Effective Cell Size)는 두 가지 요소에 의해 결정된다.
상기 두 가지의 요소 중에 하나는 셀의 사이즈이고, 다른 하나는 셀의 어레이구조이다. 메모리 셀의 입장에서 최소의 셀 구조는 단순 적층 구조(Simple Stacked-gate Structure)이다.
그리고 최근 플래쉬 EEPROM 및 플래쉬 메모리 카드(Flash Memory Card)와 같은 비휘발성 메모리의 응용이 확대되면서 이 비휘발성 메모리에 관한 연구개발이 요구되고 있다.
이하, 첨부된 도면을 참고하여 종래의 비휘발성 메모리 소자 및 그 제조방법을 설명하면 다음과 같다.
도 1은 종래의 분리형 게이트 플래쉬 셀의 채널 길이 방향을 나타낸 구조단면도이고, 도 2는 종래의 분리형 게이트 플래쉬 채널 폭 방향을 나타낸 구조단면도이다.
도 1 및 도 2에 도시한 바와 같이 P형 반도체 기판(11)에 N+불순물 이온주입에 의해 매몰된 고농도의 불순물 영역(n+)이 일정간격으로 복수개 형성되고, 상기 매몰된 고농도의 불순물 영역(n+)과 교차하는 복수개의 격리 산화막(12)이 형성된다.
이어, 상기 격리 산화막(12)의 양측면에 제 1절연막 측벽(13)이 형성되고, 상기 소자 격리막(12) 및 제 1절연막 측벽(13)을 제외한 반도체 기판(11)의 전면에 게이트 절연막(14)이 형성되고, 상기 게이트 절연막(14) 상에 소자 격리막(12) 및 고농도의 불순물 영역(n+)과 일부분이 오버랩 되도록 플로팅 게이트(15a)가 형성된다.
또한, 상기 플로팅 게이트(15) 상에 층간 절연막(16)이 형성되고, 상기 층간 절연막(16) 상에 상기 플로팅 게이트(15a) 보다 좁은 폭을 갖는 콘트롤 게이트(17a)와 캡 HLD막(18a)이 형성된다.
그리고 상기 콘트롤 게이트(17a) 및 캡 HLD막(18a)의 양측면에 제 2절연막 측벽(19)이 형성되고, 상기 플로팅 게이트(15a)의 양측면에 터널링 산화막(20)이 형성되며, 상기 콘트롤 게이트(17a)의 상측에 상기 콘트롤 게이트(17a) 2개당 한라인씩 오버랩 되도록 소거 게이트(21)가 형성된다.
이하, 첨부된 도면을 참고하여 종래의 비휘발성 메모리 소자의 제조방법을 설명하면 다음과 같다.
도 3a 내지 도 3e는 종래의 채널 폭 방향에 따른 분리형 게이트 플래쉬 셀의 제조방법을 나타낸 공정면도이다.
도 3a에 도시한 바와 같이 반도체 기판(11) 상에 선택적으로 고농도 N+불순물이온을 주입하여 매몰 고농도 불순물 영역(도면에는 도시하지 않음)을 일정간격으로 복수개 형성하고, 상기 고농도 불순물 영역이 형성된 반도체 기판(11)상에 CVD(Chemical Vapor Deposition) 산화막을 증착한 후 포토에칭 공정을 실시하여 상기 고농도 불순물 영역과 교차되게 일정간격을 갖는 복수개의 격리 산화막(12)을 형성한다.
이어, 상기 격리 산화막(12)을 포함한 반도체 기판(11)의 전면에 제 1절연막을 형성한 후, 상기 제 1절연막을 에칙백하여 상기 소자 격리막(12)의 양측면에 절연막 측벽(13)을 형성한다.
도 3b에 도시한 바와 같이 상기 격리 산화막(12) 및 절연막 측벽(13)이 형성되지 않은 반도체 기판(11)의 전면에 게이트 산화막(14)을 형성하고, 상기 게이트 산화막(14)을 포함한 반도체 기판(11)의 전면에 플로팅 게이트용 제 1폴리 실리콘층(15)을 형성한다.
이어, 상기 제 1폴리 실리콘층(15) 상에 인터폴리 산화막인 층간 절연막(16)을 형성하고, 상기 층간 절연막(16) 상에 콘트롤 게이트용 제 2폴리 실리콘층(17)을 형성한다.
그리고 상기 제 2폴리 실리콘층(17) 상에 HLD막(18)을 형성한다.
도 3c에 도시한 바와 같이 상기 HLD막(18) 및 제 2폴리 실리콘층(17)을 사진석판술 및 식각공정으로 선택적으로 제거하여 캡 HLD막(18a) 및 콘트롤 게이트(17a)를 형성한다.
이어, 상기 캡 HLD막(18a) 및 콘트롤 게이트(17a)를 포함한 반도체 기판(11)의 전면에 제 2절연막을 형성한 후 에치백하여 상기 캡 HLD막(18a) 및 콘트롤 게이트(17a)의 양측면에 제 2절연막 측벽(19)을 형성한다.
도 3d에 도시한 바와 같이 상기 제 2절연막 측벽(19) 및 캡 HLD막(18a)을 마스크로 이용하여 상기 층간 절연막(16) 및 제 1폴리 실리콘층(15)을 이방성 식각으로 플로팅 게이트(15a)를 형성한다.
도 3e에 도시한 바와 같이 상기 캡 HLD막(18a) 및 제 2절연막 측벽(19)과 소자 격리막(12)을 마스크로 이용하여 상기 반도체 기판(11)에 열산화 공정을 실시하여 상기 플로팅 게이트(15a)의 양측면에 터널링 산화막(20)을 형성한다.
그리고 상기 터널링 산화막(20)을 포함한 반도체 기판(11)의 전면에 소거 게이트용 제 3폴리 실리콘층(도면에 도시하지 않음)을 형성하고, 상기 제 3폴리 실리콘층을 사진석판술 및 식각공정으로 선택적으로 제거하여 소거 게이트(21)를 형성한다.
상기와 같이 형성되는 종래의 비휘발성 메모리 소자는 플로팅 게이트(15a)는 외부전원과 격리되어 있지만 각 노드간의 커플링 비(Coupling Ratio)에 의해 플로팅 게이트(16a)에 전압이 전달된다.
그리고 프로그램은 핫 채널 일렉트론 인젝션(Hot Channel Electron Injection)에 플로팅 게이트(16a)내로 전자를 주입시키고, 소거는 플로팅 게이트(15a)와 소거 게이트(21)의 사이 터널링 산화막(20)을 통해 플로팅 게이트(15a)에서 소거 게이트(21)로 전자를 빼내는 방법으로써 셀을 디플레이션 모드(Depletion Mode) 혹은 인핸스 모드(Enhance Mode)로 만든다.
여기서 주어진 판독 조건에서 셀의 온(ON) 또는 오프(OFF) 여하에 의해 판독한다.
그러나 상기와 같은 종래의 비휘발성 메모리 소자 및 그 제조방법에 있어서 다음과 같은 문제점이 있었다.
첫째, 프로그램시 핫 채널 일렉트론 인젝션을 이용함으로 프로그램 효율이 떨어져 높은 콘트롤 게이트 전압이 필요하다.
둘째, 소거/프로그램 동작과정에서 불순물 영역(드레인 영역)의 정션 및 게이트 절연막의 열화 현상으로 인해 프로그램 윈도우 및 프로그램 스피드가 저하된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로 셀 동작의 특성 및 신뢰성을 개선하도록 한 비휘발성 메모리 소자 및 그 제조방법을 제공하는데 그 목적이 있다.
도 1은 종래의 분리형 게이트 플래쉬 셀의 채널 길이 방향을 나타낸 구조단면도
도 2는 종래의 분리형 게이트 플래쉬 채널 폭 방향을 나타낸 구조단면도
도 3a 내지 도 3e는 종래의 채널 폭 방향에 따른 분리형 게이트 플래쉬 셀의 제조방법을 나타낸 공정면도
도 4는 본 발명에 의한 분리형 게이트 플래쉬 셀의 채널 길이 방향을 나타낸 구조단면도
도 5는 본 발명에 의한 분리형 게이트 플래쉬 채널 폭 방향을 나타낸 구조단면도
도 6a 내지 도 6e는 본 발명에 의한 분리형 게이트 플래쉬 셀의 제조방법을 나타낸 공정단면도
도 7은 본 발명에 의한 플로팅 게이트와 소거 및 프로그램 게이트의 에지부분에서 필드 집중 현상을 나타낸 평면도
<도면의 주요부분에 대한 부호의 설명>
31 : 반도체 기판 32 : 소자 격리막
33 : 폴리 실리콘 패턴층 34 : 제 1절연막 측벽
35 : 게이트 절연막 36 : 산화막
37a : 플로팅 게이트 38 : 층간 절연막
39a : 콘트롤 게이트 40a : 캡 ILD막
41 : 포토레지스트 42 : 제 2절연막 측벽
43 : 터널링 산화막 44 : 소거 및 프로그램 게이트
상기와 같은 목적을 달성하기 위한 본 발명에 의한 비휘발성 메모리 소자는 기판상에 일정한 간격을 갖고 형성되는 소자 격리막과, 상기 소자 격리막상에 형성되는 전도층 및 절연막과, 상기 소자 격리막 사이의 기판상에 게이트 절연막을 개재하여 이웃하는 소자 격리막의 상부와 오버랩되도록 형성되는 플로팅 게이트 및 층간 절연막과, 상기 플로팅 게이트 보다 작은 폭으로 층간 절연막상에 형성되는 콘트롤 게이트 및 캡 절연막과, 상기 콘트롤 게이트 및 캡 절연막의 양측면에 형성되는 절연막 측벽과, 상기 플로팅 게이트의 양측면에 형성되는 터널링 산화막과, 상기 각 플로팅 게이트 사이의 전도층과 연결되도록 이웃하는 콘트롤 게이트와 오버랩되도록 형성되는 소거 및 프로그램 게이트를 포함하여 구성함을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명에 의한 비휘발성 메모리 소자의 제조방법은 기판상에 일정한 간격을 갖는 소자 격리막을 형성하는 단계와, 상기 소자 격리막상에 제 1전도층 및 절연막을 형성하는 단계와, 상기 소자 격리막 사이의 기판상에 게이트 절연막을 형성하는 단계와, 상기 게이트 절연막을 포함한 기판의 전면에 제 2전도층, 층간 절연막, 제 3전도층, 캡 절연막을 차례로 형성하는 단계와, 상기 캡 절연막 및 제 3전도층을 선택적으로 식각하여 콘트롤 게이트를 형성하는 단계와, 상기 캡 절연막 및 콘트롤 게이트의 양측면에 절연막 측벽을 형성하는 단계와, 상기 캡 절연막 및 절연막 측벽을 마스크로 이용하여 상기 층간 절연막 및 제 2전도층을 선택적으로 식각하여 플로팅 게이트를 형성하는 단계와, 상기 플로팅 게이트의 양측면에 터널링 산화막을 형성하는 단계와, 상기 플로팅 게이트 사이의 제 1전도층의 표면이 노출되도록 절연막을 이방성 식각하여 콘택홀을 형성하는 단계와, 그리고 상기 콘택홀을 통해 제 1전도층과 연결되고 이웃하는 콘트롤 게이트의 상부에 오버랩 되도록 소거 및 프로그램 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 비휘발성 메모리 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.
도 4는 본 발명에 의한 분리형 게이트 플래쉬 셀의 채널 길이 방향을 나타낸 구조단면도이고, 도 5는 본 발명에 의한 분리형 게이트 플래쉬 채널 폭 방향을 나타낸 구조단면도이다.
도 4 및 도 5에 도시한 바와 같이 P형 반도체 기판(31)에 N+불순물 이온주입에 의해 매몰된 고농도의 불순물 영역(n+)이 일정간격으로 복수개 형성되고, 상기 매몰된 고농도의 불순물 영역(n+)과 교차하는 복수개의 격리 산화막(32)이 형성된다.
이어, 상기 격리 산화막(32)상에 폴리 실리콘 패턴층(33)과 산화막(36)이 형성되고, 상기 격리 산화막(32) 및 폴리 실리콘 패턴층(33)의 양측면에 제 1절연막측벽(34)이 형성되며, 상기 소자 격리막(32) 및 제 1절연막 측벽(34)을 제외한 반도체 기판(31)의 전면에 게이트 절연막(35)이 형성된다.
그리고 상기 게이트 절연막(35)상에 소자 격리막(32) 및 고농도의 불순물 영역(n+)과 일부분이 오버랩 되도록 플로팅 게이트(37a)가 형성된다.
또한, 상기 플로팅 게이트(37a)상에 층간 절연막(38)이 형성되고, 상기 층간절연막(38)상에 상기 플로팅 게이트(37a) 보다 좁은 폭을 갖는 콘트롤 게이트(39a)와 캡 HLD막(40a)이 형성된다.
그리고 상기 플로팅 게이트(37a)의 양측면에 터널링 산화막(43)이 형성되고, 상기 콘트롤 게이트(39a)의 상측에 상기 폴리 실리콘 패턴층(33)의 표면과 일부분이 연결되면서 소거 및 프로그램 게이트(44)가 형성된다.
도 6a 내지 도 6e는 본 발명에 의한 분리형 게이트 플래쉬 셀의 제조방법을 나타낸 공정단면도이다.
도 6a에 도시한 바와 같이 반도체 기판(31)상에 선택적으로 고농도 N+불순물 이온을 주입하여 매몰 고농도 불순물 영역(도면에 도시하지 않음)을 일정간격으로 복수개 형성하고, 상기 고농도 불순물 영역이 형성된 반도체 기판(31)상에 CVD (Chemical Vapor Deposition) 산화막 및 폴리 실리콘층을 증착한 후 포토에칭 공정을 실시하여 상기 고농도 불순물 영역과 교차되게 일정간격을 갖는 복수개의 격리 산화막(32)과 폴리 실리콘 패턴층(33)을 형성한다.
이어, 상기 격리 산화막(32) 및 폴리 실리콘 패턴층(33)을 포함한 반도체 기판(31)의 전면에 제 1절연막을 형성한 후, 상기 제 1절연막을 에칙백하여 상기 소자 격리막(32) 및 폴리 실리콘 패턴층(33)의 양측면에 제 1절연막 측벽(34)을 형성한다.
도 6b에 도시한 바와 같이 상기 소자 격리막(32) 및 제 1절연막 측벽(34)이 형성되지 않은 반도체 기판(31)의 표면에 게이트 절연막(35)을 형성한다.
여기서 상기 게이트 절연막(35)은 반도체 기판(31)을 열산화시키어 형성한다. 이때 상기 폴리 실리콘 패턴층(33)의 표면에 산화막(36)이 형성된다.
이어, 상기 게이트 산화막(35)을 포함한 반도체 기판(31)의 전면에 플로팅 게이트용 제 1폴리 실리콘층(37)을 형성한다.
그리고 상기 제 1폴리 실리콘층(37)상에 인터폴리 산화막인 층간 절연막(38)을 형성하고, 상기 층간 절연막(38)상에 콘트롤 게이트용 제 2폴리 실리콘층(39)을 형성하고, 상기 제 2폴리 실리콘층(39)상에 HLD막(40)을 형성한다.
이어, 상기 HLD막(40)상에 포토레지스트(41)를 도포한 후, 노광 및 현상공정으로 포토레지스트(41)를 패터닝한다.
도 6c에 도시한 바와 같이 상기 패터닝된 포토레지스트(41)를 마스크로 이용하여 상기 HLD막(40) 및 제 2폴리 실리콘층(39)을 선택적으로 제거하여 캡 HLD막(40a) 및 콘트롤 게이트(39a)를 형성한다.
이어, 상기 캡 HLD막(40a) 및 콘트롤 게이트(39a)를 포함한 반도체 기판(31)의 전면에 제 2절연막을 형성한 후 에치백하여 상기 캡 HLD막(40a) 및 콘트롤 게이트(39a)의 양측면에 제 2절연막 측벽(42)을 형성한다.
도 6d에 도시한 바와 같이 상기 제 2절연막 측벽(42) 및 캡 HLD막(40a)을 마스크로 이용하여 상기 층간 절연막(38) 및 제 1폴리 실리콘층(37)을 선택적으로 제거하여 플로팅 게이트(37a)를 형성한다.
도 6e에 도시한 바와 같이 상기 캡 HLD막(40a) 및 제 2절연막 측벽(42)과 소자 격리막(32)을 마스크로 이용하여 상기 반도체 기판(31)에 열산화 공정을 실시하여 상기 플로팅 게이트(37a)의 양측면에 터널링 산화막(43)을 형성한다.
이어, 상기 플로팅 게이트(37a) 사이의 폴리 실리콘 패턴층(33)의 표면에 형성된 산화막(36)을 이방성식각으로 식각하여 콘택홀을 형성하고, 상기 콘택홀을 포함한 반도체 기판(31)의 전면에 소거 게이트용 제 3폴리 실리콘층(도면에 도시하지 않음)을 형성한다.
그리고 상기 콘택홀을 통해 폴리 실리콘 패턴층(33)과 연결되도록 상기 제 3폴리 실리콘층을 사진석판술 및 식각공정으로 선택적으로 식각하여 소거 및 프로그램 게이트(44)를 형성한다.
도 7은 본 발명에 의한 플로팅 게이트와 소거 및 프로그램 게이트의 에지부분에서 필드 집중 현상을 나타낸 평면도이다.
도 7에서와 같이 소거/프로그램 모두 가능한 분리형 게이트 플래쉬 메모리 셀을 형성한다.
여기서 소거/프로그램시 동일한 게이트 하나를 사용하지만, 플로팅 게이트(37a)와 소거 및 프로그램 게이트(44)의 에지(Edge) 영역에 생기는 필드 집중 현상을 이용하므로 실제로 소거/프로그램시에 전자 터널의 경로가 서로 다르기 때문에 신뢰성 측면에서 유리하며, 폴리 실리콘 패턴(33)층상의 산화막(36)의 전자 터널 효율성을 어느 경우나 다 살려 이용할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 비휘발성 메모리 소자 및 그 제조방법에 있어서 다음과 같은 효과가 있다.
첫째, 플로팅 게이트와 소거 및 프로그램 게이트의 에지부분에 필드 집중 현상을 이용함으로써 보다 낮은 전압에서 동작이 가능하기 때문에 높은 전압 소자 구현을 위한 공정 및 회로 구동상 설계가 용이하다.
둘째, 커플링 비를 크게 할 필요가 없으므로 셀 면적을 줄일 수 있고, 전자터널 효율이 좋아 프로그램 스피드가 빠르다.
셋째, 하나의 게이트를 공동으로 소거 및 프로그램 게이트로 사용되지만 소거 및 프로그램시 전자 터널을 분리함으로써 신뢰성을 향상시킬 수 있다.
Claims (4)
- 기판상에 일정한 간격을 갖고 형성되는 소자 격리막과,상기 소자 격리막상에 형성되는 전도층 및 절연막과,상기 소자 격리막 사이의 기판상에 게이트 절연막을 개재하여 이웃하는 소자 격리막의 상부와 오버랩되도록 형성되는 플로팅 게이트 및 층간 절연막과,상기 플로팅 게이트 보다 작은 폭으로 층간 절연막상에 형성되는 콘트롤 게이트 및 캡 절연막과,상기 콘트롤 게이트 및 캡 절연막의 양측면에 형성되는 절연막 측벽과,상기 플로팅 게이트의 양측면에 형성되는 터널링 산화막과, 그리고상기 각 플로팅 게이트 사이의 전도층과 연결되도록 이웃하는 콘트롤 게이트와 오버랩되도록 형성되는 소거 및 프로그램 게이트를 포함하여 구성함을 특징으로 하는 비휘발성 메모리 소자.
- 제 1항에 있어서,상기 소자 격리막의 양측면에 형성되는 절연막 측벽을 더 포함하여 구성됨을 특징으로 하는 비휘발성 메모리 소자.
- 기판상에 일정한 간격을 갖는 소자 격리막을 형성하는 단계;상기 소자 격리막상에 제 1전도층 및 절연막을 형성하는 단계;상기 소자 격리막 사이의 기판상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막을 포함한 기판의 전면에 제 2전도층, 층간 절연막, 제 3전도층, 캡 절연막을 차례로 형성하는 단계;상기 캡 절연막 및 제 3전도층을 선택적으로 식각하여 콘트롤 게이트를 형성하는 단계;상기 캡 절연막 및 콘트롤 게이트의 양측면에 절연막 측벽을 형성하는 단계;상기 캡 절연막 및 절연막 측벽을 마스크로 이용하여 상기 층간 절연막 및 제 2전도층을 선택적으로 식각하여 플로팅 게이트를 형성하는 단계;상기 플로팅 게이트의 양측면에 터널링 산화막을 형성하는 단계;상기 플로팅 게이트 사이의 제 1전도층의 표면이 노출되도록 절연막을 이방성 식각하여 콘택홀을 형성하는 단계;상기 콘택홀을 통해 제 1전도층과 연결되고 이웃하는 콘트롤 게이트의 상부에 오버랩 되도록 소거 및 프로그램 게이트를 형성하는 단계를 포함하여 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제 3항에 있어서,상기 절연막과 게이트 절연막은 각각 기판과 전도층을 열산화시키어 형성함을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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| KR1019970077122A KR19990057081A (ko) | 1997-12-29 | 1997-12-29 | 비휘발성 메모리 소자 및 그 제조방법 |
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| KR19990057081A true KR19990057081A (ko) | 1999-07-15 |
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ID=66172688
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100843031B1 (ko) * | 2006-09-29 | 2008-07-01 | 주식회사 하이닉스반도체 | 비휘발성 메모리 소자의 콘택 형성 방법 |
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- 1997-12-29 KR KR1019970077122A patent/KR19990057081A/ko not_active Application Discontinuation
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