KR100843031B1 - 비휘발성 메모리 소자의 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 자세하게는 주변회로 영역에 트랜지스터 제조를 위한 콘택 식각 공정 시 소정 영역 식각된 캡핑막의 측벽에 스페이서를 형성하고, 상기 스페이서를 마스크로 이용한 습식 식각 공정으로 고유전물질로 형성된 블로킹 산화막을 식각함으로써, 콘택 식각 공정의 문제점을 해결하여 트랜지스터의 성능 향상 및 마스크 공정 시 마진을 확보함으로써 트랜지스터의 크기를 감소시킬 수 있는 비휘발성 메모리 소자의 콘택 형성 방법에 관한 것이다.
비휘발성 메모리 소자, 소노스(SONOS), 콘택 식각, 고유전물질
Description
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 SONOS 구조를 갖는 비휘발성 메모리 소자에서 주변회로 영역의 ONO 콘택 형성 공정을 도시한 공정단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판 110 : 게이트 절연막
120 : 제1 도전막 130 : 터널 산화막
140: 트랩 질화막 150 : 블로킹 산화막
160 : 캡핑막 170 : 마스크
180a, 180b, 180c, 180d : 제1, 제2, 제3, 제4 콘택홀
180 : 콘택홀 190 : 스페이서용 절연막
190a : 스페이서
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 특히 주변회로 영역의 트랜지스터 제조를 위한 콘택 식각 공정의 문제점을 해결할 수 있는 비휘발성 메모리 소자의 콘택 형성 방법에 관한 것이다.
비휘발성 메모리 소자(non-volatile memory device)는 전원의 공급을 중단하여도 데이터(data)를 보유하는 특성을 가지는 메모리 소자이다. 이러한 비휘발성 메모리 소자는 채널의 문턱 전압(Vth;Threshould Voltage) 차이를 구현하기 위해서 전하가 트랩되는 전하트랩층을 트랜지스터의 게이트(gate)와 채널(channel) 사이에 구비하고 있다. 전하트랩층에 전하가 주입된 상태, 즉, 프로그램(program) 상태이거나, 또는 전자가 방출된 이레이즈(erase) 상태에 따라 문턱 전압(Vth)은 달라진다. 이와 같이 전하트랩층에 트랩 또는 저장되는 전하에 의해서 문턱 전압(Vth;threshold voltage)이 달라지는 개념을 이용하여 소자의 동작이 구현되고 있다.
전형적인 플래시 메모리 소자(flash memory device)에서는 금속층 또는 폴리실리콘층을 이용한 플로팅 게이트(folating gate)가 이러한 전하트랩층으로 이용되어 왔다. 따라서, 비휘발성 메모리 소자는 프로그램(Pgm) 시 게이트에 고전압을 인가하여 터널 산화막을 통과한 전자들이 전하트랩층인 플로팅 게이트의 트랩 사이트(trap site)에 트랩되면서 정보를 저장하게 된다. 이렇게 저장된 정보를 지우기 위한 이레이즈(erase) 동작 시에는 게이트에 큰 음의 게이트 전압(-Vg)을 인가하거나 접지하고, 기판에 고전압을 인가하여 플로팅 게이트에 트랩된 전자를 FN(Fowler-Nordheim) 터널링 방법에 의해 기판으로 빼내는 과정으로 수행되고 있다. 한편, 최근들어 플로팅 게이트를 금속막이나 폴리실리콘막이 아닌 질화막으로 형성하는 소노스(SONOS;Silicon-Oxide-Nitride-Oxide Silicon) 구조의 플래시 메모리 소자에 대한 연구가 진행되고 있다.
하지만, SONOS 구조의 플래시 메모리 셀에는 이레이즈 동작시 이레이즈 동작에 불필요한 또 다른 전자의 흐름이 발생하게 된다. 구체적으로 설명하면, 프로그램 동작 시 컨트롤 게이트에 고전압이 인가되는데, 이때 컨트롤 게이트의 전자가 유전체막을 통하여 플로팅 게이트로 전자가 주입되는 백 터널링(Back tunneling)이 발생한다. 이러한 백 터널링 현상에 의해 이레이즈 동작 시 플로팅 게이트로부터 전자가 완전히 방출되지 않아 이레이즈의 특성이 열화된다.
최근에는 백 터널링에 의해 이레이즈의 특성이 열화되는 문제점을 해결하기 위하여 컨트롤 게이트와 플로팅 게이트로 사용되는 질화막 사이에 블로킹 산화막으로서 Al2O3, HfO2, ZrO2 등과 같은 고유전물질(high-k)로 이루어진 산화막을 형성함으로써, 전기장을 완화시켜 전자의 백 터널링을 막아준다. 그런데, 주변회로 영역에서는 게이트 산화막/제1 폴리실리콘막/터널 산화막/트랩 질화막/블로킹 산화막/제2 폴리실리콘막이 적층 구조로 형성되는데 트랜지스터를 형성하기 위해서는 제1 폴리실리콘막과 제2 폴리실리콘막 사이의 산화막 및 질화막을 식각하여 제1 폴리실리콘막과 제2 폴리실리콘막을 전기적으로 연결해야만 한다.
그러나, 블로킹 산화막이 Al2O3, HfO2, ZrO2 등의 고유전물질로 형성되는 경 우 기존의 건식 식각 공정으로는 고유전물질로 형성된 블로킹 산화막을 식각하는데 어려움이 있다. 이로 인해 콘택홀이 터널 산화막까지 원하는 형태로 형성되지 않으며, 심한 경우 제1 폴리실리콘막과 제2 폴리실리콘막이 연결되지 않아 불량이 발생할 수 있다.
이로 인해, 고유전물질로 형성된 블로킹 산화막이 식각되지 않는 문제점을 개선하기 위하여 건식 식각 공정 대신 습식 식각 공정을 도입하였다. 그러나, 고유전물질로 형성된 블로킹 산화막은 습식 식각 공정에 의해 식각이 잘 되지만, 습식 식각 공정 시 등방성 식각되는 특성상 블로킹 산화막, 트랩 질화막 및 터널 산화막이 과식각되어 손실(loss)이 발생되며, 이는 공정 마진을 감소시킴으로써 트랜지스터의 크기(size)를 증가시킨다.
본 발명은 블로킹 산화막으로 고유전물질을 사용하는 SONOS 구조를 갖는 비휘발성 메모리 소자에서 주변회로 영역의 트랜지스터 제조를 위한 ONO 콘택 식각 공정의 문제점을 해결할 수 있는 비휘발성 메모리 소자의 콘택 형성 방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위하여 본 발명에 따른 비휘발성 메모리 소자의 콘택 형성 방법은, 주변회로 영역의 반도체 기판 상부에 게이트 절연막, 제1 도전막, 터널 산화막, 트랩 질화막, 블로킹 산화막 및 캡핑막을 순차적으로 형성하는 단계, 상기 캡핑막의 일부 영역을 식각하는 단계, 상기 캡핑막 측벽에 스페이서를 형성하는 단계, 상기 스페이서를 마스크로 이용하여 상기 블로킹 산화막을 식각하는 단계, 상기 스페이서를 제거하는 단계, 및 상기 블로킹 산화막을 마스크로 이용하여 상기 트랩 질화막 및 상기 터널 산화막을 식각하는 단계를 포함한다.
삭제
이하, 첨부된 도면들을 참조하여 본 발명의 일 실시예를 보다 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안되며, 당업계에서 보편적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
도 1a 내지 도 1g는 본 발명의 일 실시예에 따른 SONOS 구조를 갖는 비휘발성 메모리 소자에서 주변회로 영역의 ONO 콘택 형성 공정을 도시한 공정단면도이다.
우선, 도 1a를 참조하면, 셀 영역 및 주변회로 영역을 구비한 반도체 기판(100) 상부의 주변회로 영역에 게이트 절연막(110)을 형성한다. 여기서, 게이트 절연막(110)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 이 경우 산화(Oxidation) 공정에 의해 형성할 수 있다.
이후, 게이트 절연막(110) 상부에 제1 도전막(120)을 형성한다. 제1 도전 막(120)은 후속한 주변회로 영역의 ONO 콘택 식각 공정 시 게이트 절연막(110)이 손상(damage) 받는 것을 방지하기 위해 형성되며, 후속 공정을 통해 콘택 플러그로 이용하기 위하여 폴리실리콘막, 금속막 또는 이들의 적층막으로 형성할 수 있다. 제1 도전막(120)은 기판과의 접합력이 좋은 폴리실리콘막으로 형성하는 것이 바람직하다.
제1 도전막(120)은 화학기상증착(Chemical Vapor Deposition; 이하 'CVD'라 칭함) 방법 또는 물리기상증착(Physical Vapor Deposition; 이하 'PVD'라 칭함) 방법을 이용하여 형성할 수 있으며, 바람직하게 LPCVD(Low Pressure CVD) 방법으로 형성한다.
보다 자세하게, 제1 도전막(120) 및 게이트 절연막(110)은 반도체 기판(100) 상부에 절연막(미도시) 및 도전막(미도시)을 형성한 후 주변회로 영역에 마스크(미도시)를 씌워 셀 영역을 개방한 다음 셀 영역의 절연막 및 도전막을 제거하여 형성한다.
이어서, 제2 도전막(120)을 포함하는 반도체 기판(100) 상부의 셀 영역 및 주변회로 영역에 터널 산화막(130), 트랩 질화막(140), 블로킹 산화막(150) 및 캡핑막(160)을 순차적으로 형성한다.
터널 산화막(130)은 실리콘 산화막(SiO2)으로 형성할 수 있으며, 산화(Oxidation) 공정에 의해 형성할 수 있다. 트랩 질화막(140)은 CVD 방법을 이용하여 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON) 등의 질화물 계열의 물 질(이하 '질화막'으로 칭함)로 형성할 수 있다.
블로킹 산화막(150)은 전자의 백 터널링 현상을 방지하기 위하여 고유전물질로 형성하며, 바람직하게 Al2O3, HfO2 및 ZrO2 중에서 선택되는 어느 하나로 형성한다. 이로써, 터널 산화막(130), 트랩 질화막(140) 및 블로킹 산화막(150)의 ONO 구조를 갖는다.
또한, 캡핑막(160)은 후속한 주변회로 영역의 ONO 콘택 식각 공정 시 블로킹 산화막(150)이 손상(damage)되는 것을 방지하기 위해 형성되며, 폴리실리콘을 CVD 방법, 예컨대 LPCVD 방법으로 형성할 수 있다.
도 1b를 참조하면, 마스크(170)를 이용한 건식 식각 공정으로 주변회로 영역의 갭핑막(160)을 소정 영역 식각한다. 이로써, 캡핑막(160) 내에 블로킹 산화막(150)의 표면 일부를 노출시키는 이방성의 제1 콘택홀(180a)이 형성된다. 이후, 마스크(170)를 제거한다.
도 1c를 참조하면, 제1 콘택홀(180a)을 포함하는 캡핑막(160) 상부의 셀 영역 및 주변회로 영역에 스페이서용 절연막(190)을 형성한다. 스페이서용 절연막(190)은 블로킹 산화막(150) 및 캡핑막(160)과 다른 식각 선택비를 갖는 물질로 형성하며, 바람직하게 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON)으로 형성한다. 스페이서용 절연막(190)은 CVD 방법, 예컨대 LPCVD 방법으로 형성할 수 있다.
도 1d를 참조하면, 건식 식각(dry etch) 공정으로 스페이서용 절연막(190)을 식각하여 캡핑막(160) 측벽에 스페이서(190a)를 형성한다. 이때, 갭핑막(160) 측벽 에 형성된 스페이서(190a)는 스페이서용 절연막(190)의 수직 두께가 상대적으로 수평 두께보다 두껍기 때문에 잔류된다.
도 1e를 참조하면, 스페이서(190a)를 마스크로 이용한 습식 식각(wet etch)으로 주변회로 영역의 블로킹 산화막(150)을 소정 영역 식각한다. 이로써, 스페이서(190a) 하부의 블로킹 산화막(150) 내에 트랩 질화막(140)의 표면 일부를 노출시키는 등방성의 제2 콘택홀(180b)이 형성된다.
바람직하게, 블로킹 산화막(150)은 BOE(Buffered Oxide Etchant) 용액을 이용한 습식 식각 공정으로 실시한다. 한편, 스페이서(190a)와 블로킹 산화막(150) 및 캡핑막(160)은 서로 다른 식각 선택비를 갖는 물질로 형성되므로, 스페이서(190a)가 형성되지 않은 부분의 블로킹 산화막(150)이 선택적으로 식각됨에 따라 제2 콘택홀(180b)은 제1 콘택홀(180a)보다 스페이서(190a) 폭만큼 작게 형성된다.
도 1f를 참조하면, 습식 식각 공정으로 주변회로 영역의 트랩 질화막(140)을 소정 영역 식각한다. 바람직하게, 트랩 질화막(140)은 인산 용액(H3PO4)을 이용하여 식각한다. 이로써, 트랩 질화막(140) 내에 터널 산화막(130)의 표면 일부를 노출시키는 등방성의 제3 콘택홀(180c)이 형성된다.
한편, 인산 용액으로 트랩 질화막(140)을 식각하는 공정에서 질화막으로 형성된 스페이서(190a)도 동시에 제거되며, 블로킹 산화막(150)도 소정 영역 식각된다. 따라서, 제1 콘택홀(180a) 및 제2 콘택홀(180b)의 크기는 확장되며, 제3 콘택홀(180c)의 크기는 제2 콘택홀(180b)의 크기와 동일하게 형성된다.
도 1g를 참조하면, 습식 식각 공정으로 터널 산화막(130)을 소정 영역 식각한다. 바람직하게, 터널 산화막(130)은 BOE(Buffered Oxide Etchant) 용액을 이용한 습식 식각 공정으로 실시한다. 이로써, 터널 산화막(130) 내에 제1 도전막(120)의 표면 일부를 노출시키는 등방성의 제4 콘택홀(180d)이 형성된다.
한편, 터널 산화막(130) 식각 공정 시 동일한 식각 선택비를 갖는 블로킹 산화막(150)도 일부분 식각되어 제2 콘택홀(180b)의 크기는 확장된다.
이때, 제1, 제2, 제3 및 제4 콘택홀(180a, 180b, 180c, 180d)을 포함하는 콘택홀(180) 형성을 통해 SONOS 구조의 비휘발성 메모리 소자에서 주변회로 영역의 트랜지스터 제조를 위한 ONO 콘택 형성 공정이 완성된다.
상기한 바와 같이, 본 발명에서는 캡핑막(160) 측벽에 스페이서(190a)를 형성한 후 형성된 스페이서(190a)를 마스크로 한 습식 식각 공정으로 고유전물질로 이루어지는 블로킹 산화막(150)을 완전히 식각하는 것이 가능하므로 주변회로 영역에 콘택홀(180)을 완전하게 형성할 수 있다.
따라서, 노출된 제1 도전막(120) 상부에 형성된 콘택홀(180)에 폴리실리콘 등을 매립하여 안정적으로 제1 도전막(120)과 전기적으로 연결되는 콘택 플러그를 형성할 수 있으므로 트랜지스터의 성능을 향상시킬 수 있다.
또한, 캡핑막(160) 측벽에 스페이서(190a)를 형성함으로써 블로킹 산화막(150) 식각 시 초기 형성되는 제2 콘택홀(180b)의 크기를 작게 형성하여, 후속한 공정에서 트랩 질화막(140)과 터널 산화막(130)이 등방성 식각되더라도 전체적인 콘택홀(180)의 크기를 줄일 수 있다. 따라서, 콘택홀(180)의 프로파일 개선이 가능 하므로 마스크 공정 시 마진을 확보함으로써 트랜지스터의 크기를 감소시킬 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것은 아니며, 본 발명이 속하는 기술분야의 통상의 지식을 가진 자라면 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명의 범위에 속하는 것은 당연하다.
본 발명은 유전체막으로 고유전물질을 사용하는 SONOS 구조의 비휘발성 메모리 소자에 있어서, 주변회로 영역의 캡핑막 측벽에 스페이서를 형성함으로써 스페이서를 마스크로 한 습식 식각 공정으로 고유전물질로 이루어지는 블로킹 산화막을 완전히 식각하여 ONO 콘택 식각 공정 시 완전한 콘택홀을 형성하여 하부 도전막과 상부 도전막을 콘택 플러그를 통해 전기적으로 연결시키므로 트랜지스터의 성능을 향상시킬 수 있다.
또한, 본 발명은 콘택홀의 프로파일 개선이 가능하므로 마스크 공정 시 마진을 확보함으로써 트랜지스터의 크기를 감소시킬 수 있다.
Claims (8)
- 주변회로 영역의 반도체 기판 상부에 게이트 절연막, 제1 도전막, 터널 산화막, 트랩 질화막, 블로킹 산화막 및 캡핑막을 순차적으로 형성하는 단계;상기 캡핑막의 일부 영역을 식각하는 단계;상기 캡핑막 측벽에 스페이서를 형성하는 단계;상기 스페이서를 마스크로 이용하여 상기 블로킹 산화막을 식각하는 단계;상기 스페이서를 제거하는 단계; 및상기 블로킹 산화막을 마스크로 이용하여 상기 트랩 질화막 및 상기 터널 산화막을 식각하는 단계를 포함하는 비휘발성 메모리 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 스페이서는 상기 트랩 질화막을 식각하는 동안 제거되는 비휘발성 메모리 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 스페이서는 상기 블로킹 산화막 및 상기 캡핑막과 서로 다른 식각 선택비를 갖는 물질로 형성되는 비휘발성 메모리 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 스페이서는 절연막을 이용하여 형성하는 비휘발성 메모리 소자의 콘택 형성 방법.
- 제 4 항에 있어서,상기 스페이서는 실리콘 질화막(SixNy) 또는 실리콘 산화질화막(SiON)으로 형성되는 비휘발성 메모리 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 블로킹 산화막 및 상기 터널 산화막 각각은 BOE(Buffered Oxide Etchant) 용액을 이용한 습식 식각 공정으로 식각되는 비휘발성 메모리 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 트랩 질화막은 인산(H3PO4)을 이용한 습식 식각 공정으로 식각되는 비휘발성 메모리 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 캡핑막은 폴리실리콘막으로 형성되는 비휘발성 메모리 소자의 콘택 형 성 방법.
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Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5686332A (en) | 1995-11-13 | 1997-11-11 | United Microelectronics Corporation | Process for fabricating flash memory devices |
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| US6815274B1 (en) * | 2002-09-13 | 2004-11-09 | Taiwan Semiconductor Manufacturing Co. | Resist protect oxide structure of sub-micron salicide process |
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Patent Citations (3)
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|---|---|---|---|---|
| US5686332A (en) | 1995-11-13 | 1997-11-11 | United Microelectronics Corporation | Process for fabricating flash memory devices |
| KR19990009424A (ko) * | 1997-07-09 | 1999-02-05 | 문정환 | 비휘발성 메모리 소자의 제조방법 |
| KR19990057081A (ko) * | 1997-12-29 | 1999-07-15 | 구본준 | 비휘발성 메모리 소자 및 그 제조방법 |
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