KR100607754B1 - 반도체 플래시 메모리 셀의 제어 게이트 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 34
- 230000015654 memory Effects 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims abstract description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 35
- 229920005591 polysilicon Polymers 0.000 claims abstract description 35
- 238000005530 etching Methods 0.000 claims abstract description 22
- 238000007667 floating Methods 0.000 claims abstract description 16
- 238000000151 deposition Methods 0.000 claims abstract description 4
- 239000000758 substrate Substances 0.000 abstract description 13
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 abstract description 5
- 230000000694 effects Effects 0.000 abstract description 5
- 229910052710 silicon Inorganic materials 0.000 abstract description 5
- 239000010703 silicon Substances 0.000 abstract description 5
- 230000005641 tunneling Effects 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 4
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 238000013500 data storage Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
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- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Semiconductor Memories (AREA)
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Abstract
반도체 플래시 메모리 셀의 제어 게이트 형성 방법을 개시한다.
본 발명은, 부유 게이트(Floating Gate)용 폴리실리콘 상에 폴리실리콘을 증착하여 제어 게이트(Control Gate)를 형성하는 반도체 플래시 메모리 셀의 제어 게이트 형성 방법에 있어서, 제어 게이트를 식각하여 측벽을 형성하는 단계와; 산화막/폴리실리콘 선택비를 이용하여 폴리실리콘을 식각하는 단계와; 폴리실리콘 상에 캡핑 산화막을 증착하는 단계와; 캡핑 산화막(Cap Oxide)을 식각한 후, ONO 식각 공정을 수행하는 단계를 포함한다.
즉, 본 발명은 제어 게이트 식각시 일반적인 ONO 제거 공정을 삭제하고 후속 공정인 캡핑 산화막 식각 공정에 의한 폴리실리콘 층의 선택비를 이용하여 ONO를 제거함으로써 기판 손상을 미연에 방지하는 효과가 있다.
Description
도 1a 내지 도 1d는 종래의 전형적인 반도체 플래시 메모리 셀의 제어 게이트 형성 과정을 나타내는 공정 단면도,
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 셀의 제어 게이트 형성 과정을 나타내는 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판 2, 4 : 산화막
3 : 질화막 5 : 부유 게이트용 폴리실리콘
6 : 제어 게이트용 폴리실리콘 7 : 기판 손상 부분
8 : 캡핑 산화막
본 발명은 반도체 플래시 메모리 셀 제조 기술에 관한 것으로, 특히, 제어 게이트(Control Gate) 형성 후 유전막(통상, ONO) 제거시 발생되는 기판 손상(Sub-Damage)을 방지하는데 적합한 반도체 플래시 메모리 셀의 제어 게이트 형성 방법에 관한 것이다.
일반적으로, 플래시 메모리는 부유 게이트(Floating Gate)와 제어 게이트라는 두 개의 게이트를 지니고 있는데, 이 부유 게이트와 제어 게이트는 유전막에 의해 분리되어 있으며, 또한, 부유 게이트와 실리콘 기판은 터널링 산화막에 의해 분리된다.
이러한 플래시 메모리의 데이터 저장은 통상 부유 게이트에 전자 또는 정공을 집어넣거나 소거함으로써 구현된다. 즉, 부유 게이트는 터널링 산화막과 유전막에 의해 완전히 격리되어 있으므로, 일단 부유 게이트에 들어온 전자 혹은 정공은 전원이 공급되지 않는 경우에도 부유 게이트를 빠져나가지 못하므로 데이터가 소실되지 않는 것이다.
한편, 데이터의 기록 또는 소거를 위해서는 외부에서 접근 가능한 단자, 즉, 제어 게이트와 정션 혹은 기판에 인가한 바이어스가 부유 게이트에 유도되어 터널링 산화막 양단에서 높은 전계가 형성될 수 있어야 한다.
제어 게이트와 정션 혹은 기판에 인가한 전압이 부유 게이트에 유도되는 비율을 커플링 비(Coupling Ratio : CR)라 하며, 커플링 비가 클수록 셀에 대한 프로그램과 소거 동작 효율이 증가하고 외부에서 인가해야 하는 전압은 낮아질 수가 있다.
즉, 제어 게이트는 폴리실리콘 스택 구조를 갖는 비휘발성 메모리 중 실제적 게이트 역할을 하는 전극으로서, 이 전극의 바이어스 상태에 따라 소자의 프로그램 기록과 삭제가 수행된다.
종래의 기술에서는 이러한 제어 게이트 식각 완료 후, 유전막 식각을 진행하는 공정을 가지고 진행하였다.
도 1a 내지 도 1d는 이러한 전형적인 반도체 플래시 메모리 셀의 제조 공정 순서를 나타낸 단면도이다.
먼저, 도 1a에 도시한 바와 같이, 실리콘 기판(1) 상에 터널링 산화막(2)과 부유 게이트용 폴리실리콘(5)을 증착한 후, 실리콘 질화막(3)과 산화막, 예컨대, TEOS(Tetraethylorthosilicate)층(4)을 식각한다.
그런 다음, 부유 게이트용 폴리실리콘(5) 상에 폴리실리콘을 증착하여 제어 게이트를 형성한 후 제어 게이트 패턴(6)을 형성한다.
도 1b에서는, 제어 게이트(6)를 식각하여 에치백 효과에 의한 측벽을 형성한다.
도 1c는 산화막/폴리실리콘 선택비를 이용하여 폴리실리콘 식각 공정을 수행한 것으로서, 측벽이 제거되는 시점에 하부 영역의 산화막(4)과 질화막(3)이 제거된다. 이때, 두 폴리실리콘(5),(6) 간에는 ONO 단차가 발생된다.
도 1d에서는 다시 ONO 식각 공정을 실시하여 측벽의 ONO를 제거한다.
이때, 이러한 ONO 제거 과정에서 도시한 바와 같은 기판 손상 부분(7)이 발생하게 되는데, 이러한 기판 손상은 이후 디바이스 동작에 있어서 심각한 영향을 초래하게 된다.
즉, 종래 기술에 의한 반도체 플래시 메모리 셀 제조 기술에서는, 기판이 손상되는 일이 빈번하여 디바이스에 심각한 영향을 주며, 건식 또는 습식 식각 공정 에서도 산화막/질화막 선택비에 의해 ONO만 따로 제거하는데 상당한 애로점이 있다는 문제가 제기되었다.
본 발명은 상술한 문제를 해결하기 위해 안출한 것으로, 제어 게이트 식각시 일반적인 ONO 제거 공정을 삭제하고 후속 공정인 캡핑 산화막 식각 공정에 의한 폴리실리콘 층의 선택비를 이용하여 ONO를 제거함으로써 기판 손상을 방지하도록 한 반도체 플래시 메모리 셀의 제어 게이트 형성 방법을 제공하는데 그 목적이 있다.
이러한 목적을 달성하기 위하여 본 발명은, 부유 게이트용 폴리실리콘 상에 폴리실리콘을 증착하여 제어 게이트를 형성하는 반도체 플래시 메모리 셀의 제어 게이트 형성 방법에 있어서, 제어 게이트를 식각하여 측벽을 형성하는 단계와; 산화막/폴리실리콘 선택비를 이용하여 폴리실리콘을 식각하는 단계와; 폴리실리콘 상에 캡핑 산화막을 증착하는 단계와; 캡핑 산화막을 식각한 후, ONO 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 플래시 메모리 셀의 제어 게이트 형성 방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대해 설명하고자 한다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 반도체 플래시 메모리 셀의 제어 게이트 형성 과정을 나타내는 공정 단면도이다.
먼저, 도 2a에 도시한 바와 같이, 실리콘 기판(1) 상에 터널링 산화막(2)과 부유 게이트용 폴리실리콘(5)을 증착한 후, 실리콘 질화막(3)과 산화막, 예컨대, TEOS층(4)을 식각한다.
그런 다음, 부유 게이트용 폴리실리콘(5) 상에 폴리실리콘을 증착하여 제어 게이트를 형성한 후 제어 게이트 패턴(6)을 형성한다.
도 2b에서는, 제어 게이트(6)를 식각하여 에치백 효과에 의한 측벽을 형성한다.
도 2c는 산화막/폴리실리콘 선택비를 이용하여 폴리실리콘 식각 공정을 수행한 것으로서, 측벽이 제거되는 시점에 하부 영역의 산화막(4)과 질화막(3)이 제거된다. 이때, 두 폴리실리콘(5),(6) 간에는 ONO 단차가 발생된다.
도 2d에서는 본 발명에 따른 캡핑 산화막(8)을 증착하는 공정을 수행한다.
도 2e에서는 이러한 캡핑 산화막(8)을 식각한 후, ONO 식각 공정을 수행한다.
이러한 과정은 산화막과 폴리실리콘과의 선택비를, 바람직하게는, 10:1의 비율로 설정하여 수행한 것으로서, 이러한 선택비에 의해 폴리실리콘 측벽 영역의 ONO가 제거되는 동안 기판 표면의 손상이 없는 상태로 식각 과정이 진행될 수 있을 것이다.
이상, 본 발명을 실시예에 근거하여 구체적으로 설명하였지만, 본 발명은 이러한 실시예에 한정되는 것이 아니라, 그 요지를 벗어나지 않는 범위내에서 여러 가지 변형이 가능한 것은 물론이다.
이상 설명한 바와 같이, 본 발명은 반도체 플래시 메모리 셀의 제어 게이트 형성 후 ONO 제거시 발생되는 기판 손상을 미연에 방지함으로써 반도체 수율을 높이는 효과가 있다.
Claims (3)
- 부유 게이트용 폴리실리콘 상에 폴리실리콘을 증착하여 제어 게이트를 형성하는 반도체 플래시 메모리 셀의 제어 게이트 형성 방법에 있어서,상기 제어 게이트를 식각하여 측벽을 형성하는 단계와;산화막/폴리실리콘 선택비를 이용하여 상기 폴리실리콘을 식각하는 단계와;상기 폴리실리콘 상에 캡핑 산화막을 증착하는 단계와;상기 캡핑 산화막을 식각한 후, ONO 식각 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 플래시 메모리 셀의 제어 게이트 형성 방법.
- 제 1 항에 있어서,상기 ONO 식각 공정은,상기 산화막과 폴리실리콘과의 기설정 선택비를 이용하여 구현되는 것을 특징으로 하는 반도체 플래시 메모리 셀의 제어 게이트 형성 방법.
- 제 2 항에 있어서,상기 기설정 선택비는 10:1인 것을 특징으로 하는 반도체 플래시 메모리 셀의 제어 게이트 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020053616A KR100607754B1 (ko) | 2002-09-05 | 2002-09-05 | 반도체 플래시 메모리 셀의 제어 게이트 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020020053616A KR100607754B1 (ko) | 2002-09-05 | 2002-09-05 | 반도체 플래시 메모리 셀의 제어 게이트 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040022341A KR20040022341A (ko) | 2004-03-12 |
| KR100607754B1 true KR100607754B1 (ko) | 2006-08-01 |
Family
ID=37326176
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020020053616A KR100607754B1 (ko) | 2002-09-05 | 2002-09-05 | 반도체 플래시 메모리 셀의 제어 게이트 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100607754B1 (ko) |
-
2002
- 2002-09-05 KR KR1020020053616A patent/KR100607754B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR20040022341A (ko) | 2004-03-12 |
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