KR100489535B1 - 헬리컬 소스를 이용한 오.엔.오측벽 식각방법 - Google Patents

헬리컬 소스를 이용한 오.엔.오측벽 식각방법 Download PDF

Info

Publication number
KR100489535B1
KR100489535B1 KR10-2002-0054547A KR20020054547A KR100489535B1 KR 100489535 B1 KR100489535 B1 KR 100489535B1 KR 20020054547 A KR20020054547 A KR 20020054547A KR 100489535 B1 KR100489535 B1 KR 100489535B1
Authority
KR
South Korea
Prior art keywords
etching
ono
sidewall
layer
helical
Prior art date
Application number
KR10-2002-0054547A
Other languages
English (en)
Other versions
KR20040022947A (ko
Inventor
고관주
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR10-2002-0054547A priority Critical patent/KR100489535B1/ko
Publication of KR20040022947A publication Critical patent/KR20040022947A/ko
Application granted granted Critical
Publication of KR100489535B1 publication Critical patent/KR100489535B1/ko

Links

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10BELECTRONIC MEMORY DEVICES
    • H10B41/00Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Inorganic Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • General Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Non-Volatile Memory (AREA)
  • Drying Of Semiconductors (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 Peri 영역의 FG 폴리 식각에 있어서 ONO측벽을 식각하는 방법에 관한 것이다. 즉, 본 발명은 페리 FG 식각시 헬리컬 소스를 이용하여 ONO층에 대한 등방성 식각이 수행되도록 함으로써, 측벽 ONO층을 완벽히 제거하여 소자의 동작 특성을 향상시키며, 안정된 소자 동작에 따라 생산 수율을 증가시킬 수 있는 이점이 있다.

Description

헬리컬 소스를 이용한 오.엔.오측벽 식각방법{METHOD FOR ETCHING ONO SIDEWALL USING HELICAL RESONANCE SOURCE}
본 발명은 플래쉬 반도체 소자 제조 방법에 관한 것으로, 특히 Peri 영역의 플로팅 게이트(Floating Gate: FG) 식각에 있어서 헬리컬 소스(Helical source)를 사용하여 ONO(Oxide-Nitride-Oxide)측벽을 식각하는 방법에 관한 것이다.
통상적으로 디바이스 프라퍼티(Device property)를 살펴보면 FG 폴리가 위에 ONO가 증착된 상태에서 패터닝(Patterning) 수행 후, ONO 및 폴리를 제거하는 공정을 말한다.
이때 종래의 식각 장비로 ONO 식각을 진행하면 ONO와 폴리의 낮은 선택비와 수직한 식각 특성의 플라즈마 소스에 의해서 측벽의 ONO는 그대로 남게되며, 이는 후속 공정에서 남아있던 잔유물에 의해 치명적인 특성 저하 원인으로 작용하게 되는 문제점이 있었다.
도 1a 내지 도 1c는 종래 플래쉬 메모리 셀의 제조 방법을 도시한 공정 수순도이다. 이하 상기 도 1a 내지 도 1c를 참조하여 종래 플래쉬 메모리 셀 제조 공정 중 ONO 측벽 식각 공정을 설명하면,
먼저 상기 도 1a에서와 같이 서브 스트레이트 층(Si-substrate)(100)에 형성된 폴리 플로팅 게이트(Poly Floating Gate)(102) 상부에 옥사이드(Oxide)(104), 나이트 라이드(Nitride)(106) 및 옥사이드(108)를 차례로 증착시켜 ONO층(110)을 형성시킨다.
이어 도 1b에서와 같이 플라즈마 소스(Plasma source)를 이용하여 상기 ONO층(110)에 대한 식각을 수행한 후, 도 1c에서와 같이 연속해서 폴리층(102)을 식각시키게 된다.
그러나 상기한 종래 ONO측벽 식각 공정에서 알 수 있는 바와 같이 종래에는 ONO층과 폴리층의 낮은 식각 선택비(Low etch selectivity)로 인해 상기 도 1c에서 보여지는 바와 같이 측벽에 ONO가 남아있게 된다. 이는 폴리 식각이 진행되는 공정에서 폴리 식각 비율을 빠른 반면 옥사이드 식각 비율은 매우 늦기 때문이며, 또한 플라즈마 소스가 수직한 식각이 진행되도록 하는 방식으로써 등방성(Isotropic) 식각이 이루어지지 않기 때문인데, 상기와 같은 측벽 ONO는 후속 공정에서 열 스트레스(Thermal stress)를 받는 경우 분리되어 셀 영역에 치명적인 결점으로 작용하게 되는 문제점이 있었다.
따라서, 본 발명의 목적은 페리(Peri) 플로팅 게이트 식각시 후속 공정에 치명적인 결점으로 작용할 수 있는 측벽 ONO를 깨끗이 제거시킴으로써 소자의 동작 특성을 향상시키고, 상기 소자의 동작 특성 향상에 따라 생산 수율을 증가시킬 수 있는 헬리컬 소스를 이용한 ONO 측벽 식각방법을 제공함에 있다.
상술한 목적을 달성하기 위한 본 발명은 헬리컬 소스를 이용한 ONO측벽 식각 방법에 있어서, (a)플로팅 게이트 상부에 옥사이드-나이트 라이드-옥사이드 층을 차례로 증착시켜 ONO층을 형성시키는 단계와; (b)상기 헬리컬 공진 플라즈마 소스를 이용하여 상기 ONO층을 등방성 식각시키는 단계와; (c)상기 폴리층을 식각시켜 페리 플로팅 게이트 영역을 제거시키는 단계;를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시 예의 동작을 상세하게 설명한다.
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 플래쉬 메모리 셀의 제조 방법을 도시한 공정 수순도이다. 이하 상기 도 2a 내지 도 c를 참조하여 본 발명의 플래쉬 메모리 셀 제조 공정 중 ONO측벽 식각 공정을 상세히 설명한다.
먼저 상기 도 2a에서와 같이 서브 스트레이트 층(Si-substrate)(200)에 형성된 폴리 플로팅 게이트(202) 상부에 옥사이드(204), 나이트 라이드(206) 및 옥사이드(208)를 차례로 증착시켜 ONO층(210)을 형성시킨다.
이어 도 2b에서와 같이 헬리컬 공진 플라즈마 소스(Helical resonance plasma source)를 이용하여 상기 ONO층(210)에 대해 등방성(Isotropic) 식각을 수행한다. 이에 따라 상기 도 2b에서 보여지는 바와 같이 측벽 ONO층(210)까지 완전히 제거되어 폴리층(202)만 남게됨을 알 수 있다.
그런 후, 도 2c에서와 같이 폴리층(202)을 식각하여 페리 플로팅 게이트 영역을 완전히 제거시키게 된다.
도 3은 본 발명의 실시 예에 따른 챔버 구성도로써, 상기 도 3에서 보여지는 바와 같이, 수직적으로 전계(Electric Field)가 작용하고, 또한 챔버 주위로 감싸인 코일(Coil)에 의해 자계(Magnetic field)가 수평방향으로 작용함으로써, 이온(Ion)이나 라디칼(Radical)이 회전을 하게 되어 등방성 식각이 가능하게 되는 것이다.
따라서 상술한 바와 같이 본 발명에서는 페리 플로팅 게이트 식각시 헬리컬 소스를 이용하여 ONO층에 대한 등방성 식각이 수행되도록 함으로써, 측벽 ONO층을 완벽히 제거하여 측벽 ONO층 잔유물로 인한 플래쉬 메모리 셀의 특성 저하를 방지시키도록 하였다.
한편 상술한 본 발명의 설명에서는 구체적인 실시 예에 관해 설명하였으나, 여러 가지 변형이 본 발명의 범위에서 벗어나지 않고 실시될 수 있다. 따라서 발명의 범위는 설명된 실시 예에 의하여 정할 것이 아니고 특허청구범위에 의해 정하여져야 한다.
이상에서 설명한 바와 같이, 본 발명은 페리 플로팅 게이트 식각시 헬리컬 소스를 이용하여 ONO층에 대한 등방성 식각이 수행되도록 함으로써, 측벽 ONO층을 완벽히 제거하여 소자의 동작 특성을 향상시키며, 안정된 소자 동작에 따라 생산 수율을 증가시킬 수 있는 이점이 있다.
도 1a 내지 도 1c는 종래 플래쉬 메모리 제조 공정 중 ONO 측벽 식각 공정 수순도,
도 2a 내지 도 2c는 본 발명의 실시 예에 따른 플래쉬 메모리 제조 공정 중 헬리컬 소스를 이용한 ONO측벽 식각 공정 수순도,
도 3은 본 발명의 실시 예에 따른 ONO측벽 식각 공정을 수행하는 챔버 구성도.

Claims (1)

  1. 헬리컬 소스를 이용한 ONO측벽 식각 방법에 있어서,
    (a)플로팅 게이트 상부에 옥사이드-나이트 라이드-옥사이드 층을 차례로 증착시켜 ONO층을 형성시키는 단계와;
    (b)상기 헬리컬 공진 플라즈마 소스를 이용하여 상기 ONO층을 등방성 식각시키는 단계와;
    (c)상기 폴리층을 식각시켜 페리 플로팅 게이트 영역을 제거시키는 단계;를 포함하는 것을 특징으로 하는 ONO 측벽 식각 방법.
KR10-2002-0054547A 2002-09-10 2002-09-10 헬리컬 소스를 이용한 오.엔.오측벽 식각방법 KR100489535B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2002-0054547A KR100489535B1 (ko) 2002-09-10 2002-09-10 헬리컬 소스를 이용한 오.엔.오측벽 식각방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2002-0054547A KR100489535B1 (ko) 2002-09-10 2002-09-10 헬리컬 소스를 이용한 오.엔.오측벽 식각방법

Publications (2)

Publication Number Publication Date
KR20040022947A KR20040022947A (ko) 2004-03-18
KR100489535B1 true KR100489535B1 (ko) 2005-05-16

Family

ID=37326654

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2002-0054547A KR100489535B1 (ko) 2002-09-10 2002-09-10 헬리컬 소스를 이용한 오.엔.오측벽 식각방법

Country Status (1)

Country Link
KR (1) KR100489535B1 (ko)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100661232B1 (ko) * 2004-12-31 2006-12-22 동부일렉트로닉스 주식회사 플래시 소자의 오엔오 잔유물 제거방법

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310734A (ja) * 1993-04-23 1994-11-04 Nippon Steel Corp 半導体記憶装置の製造方法
KR20010065913A (ko) * 1999-12-30 2001-07-11 박종섭 식각물의 잔류를 방지할 수 있는 플래쉬 메모리 소자 제조방법
KR20040001532A (ko) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 반도체소자의 제조방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06310734A (ja) * 1993-04-23 1994-11-04 Nippon Steel Corp 半導体記憶装置の製造方法
KR20010065913A (ko) * 1999-12-30 2001-07-11 박종섭 식각물의 잔류를 방지할 수 있는 플래쉬 메모리 소자 제조방법
KR20040001532A (ko) * 2002-06-28 2004-01-07 주식회사 하이닉스반도체 반도체소자의 제조방법

Also Published As

Publication number Publication date
KR20040022947A (ko) 2004-03-18

Similar Documents

Publication Publication Date Title
US7566621B2 (en) Method for forming semiconductor device having fin structure
US7947553B2 (en) Method for fabricating semiconductor device with recess gate
US7910482B2 (en) Method of forming a finFET and structure
TWI647822B (zh) 三維非揮發性記憶體及其製造方法
KR100946056B1 (ko) 반도체 메모리 소자의 제조 방법
US9508835B2 (en) Non-volatile memory structure and manufacturing method thereof
US8530950B1 (en) Methods and structures for split gate memory
JP4834304B2 (ja) 半導体素子の製造方法
KR100489535B1 (ko) 헬리컬 소스를 이용한 오.엔.오측벽 식각방법
CN100372069C (zh) 利用双镶嵌工艺来形成t型多晶硅栅极的方法
KR100526476B1 (ko) 스플릿 게이트형 플래쉬 메모리 소자의제조방법
US6969655B2 (en) Method of fabricating a semiconductor device that includes removing a residual conducting layer from a sidewall spacer corresponding to a gate electrode of a flash memory
US20130001669A1 (en) Semiconductor memory devices and methods of manufacturing the same
US20080102617A1 (en) Method of Fabricating Flash Memory Device
KR100590378B1 (ko) 플래쉬 메모리 소자 제조방법
KR100932341B1 (ko) 플래시 메모리 소자의 형성 방법
KR0147711B1 (ko) 반도체 소자 제조시 폴리실리콘 스트링거의 제거방법
KR100607754B1 (ko) 반도체 플래시 메모리 셀의 제어 게이트 형성 방법
KR100620221B1 (ko) 반도체 소자 제조 방법
KR100493910B1 (ko) 반도체 소자의 제조 방법
KR101059809B1 (ko) Meel 소자의 제조방법
KR20010065913A (ko) 식각물의 잔류를 방지할 수 있는 플래쉬 메모리 소자 제조방법
KR100451669B1 (ko) 반도체 플래시 메모리 셀 제조 방법
KR100640157B1 (ko) 반도체 소자의 제조 방법
KR20060096547A (ko) 플래쉬 메모리 소자의 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20110418

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee