KR100493910B1 - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법을 개시한다. 이에 의하면, 반도체 기판의 아이솔레이션 영역에 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 아이솔레이션층을 형성하고, 상기 반도체 기판의 에스오엔오엔오에스(SONONOS: polysilicon-oxide-nitride-oxide-nitride-oxide-silicon) 소자 영역 상에 오엔오엔오(ONONO: oxide-nitride-oxide-nitride-oxide)층의 패턴을 습식 식각 공정에 의해 형성한다. 이후, 상기 반도체 기판의 로직 소자 영역에 게이트 산화막을 형성하고, 상기 ONONO층의 패턴과 함께 상기 게이트 산화막 상에 게이트 라인을 형성한다.따라서, 본 발명은 등방성 식각 특성의 습식 식각 공정을 이용하여 상기 ONONO층의 패턴을 형성하므로 상기 아이솔레이션층의 측벽에 ONONO층 잔존물이 남는 것을 방지할 수 있고, 상기 아이솔레이션층의 측벽에 게이트 라인을 위한 다결정 실리콘층 잔존물이 남는 것을 방지할 수 있다.
따라서, 본 발명은 게이트 라인간의 전기적인 단락을 방지할 수 있고 나아가 상기 SONONOS 소자와 상기 로직 소자의 동작 신뢰성 저하를 방지할 수 있다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 아이솔레이션층의 측벽에 오엔오엔오(ONONO)층 잔존물 및 다결정 실리콘층 잔존물을 남기지 않으면서도 에스오엔오엔오에스(SONONOS: polysilicon-oxide-nitride-oxide-nitride-oxide-silicon) 소자와 로직 소자의 게이트 전극을 형성하도록 한 반도체 소자의 제조 방법에 관한 것이다.
최근에 들어, 양자 트랩 소자(quantum trap device)는 비휘발성 에스램(nonvolatile SRAM) 또는 차세대 플래시(flash) 메모리 소자로서 크게 주목을 받고 있다. 이러한 양자 트랩 소자에는 에스오엔오에스(SONOS: polysilicon-oxide-nitride-oxide-silicon) 구조가 주로 사용되어 왔다. 상기 SONOS 구조를 가진 SONOS 소자의 경우, 프로그램/소거 특성과 리텐션(retention) 특성이 서로 트레이드오프(trade-off)되기 때문에 상기 프로그램/소거 특성과 상기 리텐션 특성을 동시에 개선시키기가 거의 불가능하다. 이로써, 지금까지는 상기 프로그램/소거 특성과 상기 리텐션 특성의 적절한 트레이드오프 지점을 찾아서 상기 SONOS 소자의 오엔오(ONO: oxide-nitride-oxide) 층의 두께를 최적화시켜왔다.상기 SONOS 구조의 문제점을 보완하기 위해 에스오엔오엔오에스(SONONOS: polysilicon-oxide-nitride-oxide-nitride-oxide-silicon) 구조가 도입되었다. 상기 SONONOS 구조는 기존의 SONOS와 달리 프로그램/소거 특성과 리텐션 특성을 동시에 획기적으로 개선시킬 수가 있다. 상기 SONONOS 구조를 가진 SONONOS 소자의 경우, 오엔오엔오(ONONO: oxide-nitride-oxide-nitride-oxide) 층을 효과적으로 식각시키는 것이 필요하다.
그런데, 종래에는 상기 SONONOS 소자가 형성될 영역에만 ONONO층의 패턴을 남기고, 나머지 불필요한 영역의 ONONO층을 건식 식각공정에 의해 제거시킨다. 하지만, 상기 건식 식각공정의 이방성 식각 특성 때문에 상기 ONONO층이 상기 나머지 불필요 영역, 특히 아이솔레이션 영역에 일부 잔존하는 현상이 다발한다. 즉, 도 1에 도시된 바와 같이, 예를 들어 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 형성된 실리콘 기판과 같은 반도체 기판(10)의 아이솔레이션 영역에서는 ONONO층 잔존물(13)이 아이솔레이션층(11)의 측벽에 스페이서(spacer)의 형태로 남아 있을 가능성이 높다. 그 결과, 상기 반도체 기판(10)의 액티브 영역(도시 안됨) 상에 다결정 실리콘층의 게이트 라인을 형성시키는 후속 공정을 진행할 경우, 상기 ONONO층 잔존물(13)의 아래 부분 즉, 후속 공정 진행에 의해 STI 측벽에 잔류하는 ONONO층의 O층이 제거되며 공극이 발생하고 상기 공극에 다결정 실리콘층 잔존물(15)이 남게 된다. 이는 상기 SONONOS 소자와 함께 상기 반도체 기판(10)에 형성된 로직 소자의 게이트 라인을 전기적으로 단락시킨다. 그 결과, 상기 로직 소자의 동작 신뢰성이 저하되고, 심한 경우, 상기 로직 소자의 동작 불능 상태가 발생하기도 한다.
따라서, 본 발명의 목적은 반도체 기판의 액티브 영역에 SONONOS 소자를 위한 ONONO층의 패턴을 형성하더라도 아이솔레이션 영역에 ONONO층 잔존물이 발생하는 것을 방지하는데 있다.
본 발명의 다른 목적은 상기 아이솔레이션 영역의 ONONO층 잔존물 아래에 다결정 실리콘층 잔존물이 발생하는 것을 방지하는데 있다.
본 발명의 다른 목적은 SONONOS 소자와 함께 반도체 기판에 형성된 로직 소자의 동작 신뢰성 저하를 방지하는데 있다.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 제 1 영역 상에 습식 식각 공정에 의해 에스오엔오엔오에스 소자를 위한 오엔오엔오층의 패턴을 형성시키는 단계; 상기 반도체 기판의 제 2 영역 상에 로직 소자를 위한 게이트 산화막을 형성시키는 단계; 및 상기 오엔오엔오층의 패턴의 일부분 상에 상기 에스오엔오엔오에스 소자를 위한 게이트 라인을 형성시킴과 아울러 상기 게이트 산화막의 일부분 상에 상기 로직 소자를 위한 게이트 라인을 형성시키는 단계를 포함하는 것을 특징으로 한다.바람직하게는, 상기 오엔오엔오층의 패턴을 형성시키는 단계는
상기 반도체 기판의 제 1 영역과 함께 상기 제 2 영역 상에 턴널링 산화막, 완충 질화막, 완충 산화막, 트랩 질화막 및 하드마스크 산화막을 순차적으로 형성시키는 단계; 상기 제 1 영역의 턴널링 산화막 상에 상기 오엔오엔오층의 패턴에 해당하는, 상기 하드마스크 산화막, 트랩 질화막, 완충 산화막 및 완충 질화막의 패턴을 습식 식각 공정에 의해 형성시킴으로써 상기 제 2 영역의 턴널링 산화막을 노출시키는 단계; 상기 하드마스크 산화막의 패턴과 상기 제 2 영역의 턴널링 산화막을 습식 식각시킴으로써 상기 트랩 질화막의 패턴과 상기 2 영역의 반도체 기판을 노출시키는 단계; 및 상기 트랩 질화막의 패턴 상에 상기 오엔오엔오층의 패턴에 해당하는 블록 산화막의 패턴을 형성시키는 단계를 포함할 수 있다.
바람직하게는, 상기 하드마스크 산화막의 패턴을 식각마스크로서 이용하여 상기 트랩 질화막, 완충 산화막, 완충 질화막의 패턴을 형성시킬 수가 있다. 상기 완충 산화막의 패턴을 형성한 후 상기 하드마스크 산화막의 패턴을 20~100Å의 두께로 남기는 것이 바람직하다.
바람직하게는, 상기 블록 산화막의 패턴을 형성시키는 단계는
상기 트랩 질화막의 패턴과 함께 상기 2 영역의 반도체 기판 상에 블록 산화막을 증착시키는 단계; 및 상기 트랩 질화막의 패턴 상에 습식 식각 공정을 적용한 사진식각공정에 의해 상기 오엔오엔오층의 패턴에 해당하는, 상기 블록 산화막의 패턴을 형성시키는 단계를 포함할 수 있다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 2 내지 도 9는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이고, 도 10은 본 발명에 의한 반도체 소자의 제조 방법에 있어서, 아이솔레이션층 측벽에 오엔오엔오(ONONO)층 잔존물 및 다결정 실리콘층 잔존물이 남지 않은 상태를 나타낸 확대도이다.도 2를 참조하면, 먼저, 반도체 기판(10)을 SONONOS 소자를 위한 제 1 영역(100)과 로직 소자를 위한 제 2 영역(200)의 2개 영역으로 구분한다. 예를 들어 샐로우 트렌치 아이솔레이션(STI) 공정을 이용하여 상기 반도체 기판(10)의 아이솔레이션 영역에 아이솔레이션층(11)을 형성한다. 따라서, 상기 반도체 기판(10)의 액티브 영역이 정의되며, 정의된 액티브 영역들 중 SONONOS 소자를 형성할 제 1 영역(100)과 로직 소자를 형성할 제 2 영역(200)을 구분한다.
그런 다음, 상기 제 1, 2 영역(100),(200)의 반도체 기판(10) 상에 다층 절연막(20)을 형성시킨다. 즉, 상기 반도체 기판(10) 상에 열 산화 공정에 의해 턴널링 산화막(21)을 예를 들어 10~30Å의 두께로 성장시킨다. 그리고 나서, 상기 턴널링 산화막(21) 상에 완충 질화막(23)을 예를 들어 10~30Å의 두께로 증착시키고, 상기 완충 질화막(23) 상에 완충 산화막(25)을 상기 턴널링 산화막(21)보다 두꺼운 두께, 예를 들어 20~35Å의 두께로 증착시키고, 상기 완충 산화막(25) 상에 트랩 질화막(27)을 예를 들어 50~100Å의 두께로 증착시키고, 상기 트랩 질화막(27) 상에 하드마스크 산화막(29)을 예를 들어 100~500Å의 두께로 증착시킨다.
여기서, 후속의 식각공정에서 상기 하드마스크 산화막(29)과 상기 턴널링 산화막(21)을 동시에 식각하여 제거시키는데, 이때, 상기 트랩 질화막(27) 상의 남은 하드마스크 산화막(29)의 두께가 상기 턴널링 산화막(21) 보다 너무 두꺼우면, 그만큼 식각 시간이 길어지므로 상기 턴널링 산화막(21) 아래의 반도체 기판(10)이 식각 손상을 받을 염려가 있다. 반대로, 상기 트랩 질화막(27) 상의 증착된 하드마스크 산화막(29)의 두께가 너무 얇으면, 상기 완충 질화막(23)을 식각하였을 때 식각 공정의 편차에 의해 상기 하드마스크 산화막(29)이 상기 트랩 질화막(27) 상에 거의 남지않을 염려가 있다. 이러한 경우, 상기 완충 질화막(23)의 식각 공정에서 상기 트랩 질화막(27)도 함께 식각되기 쉽다. 따라서, 상기 하드마스크 산화막(29)의 증착 두께는 상기 턴널링 산화막(21)의 증착 두께, 상기 완충 산화막(25)의 증착 두께 및 상기 하드마스크 산화막의 종류에 따라 결정되는 것이 바람직하다.
한편, 상기 완충 질화막(23), 트랩 질화막(27)은 화학 기상 증착 공정, 예를 들어 저압 화학 기상 증착(low pressure chemical vapor deposition: LPCVD) 공정에 의해 증착될 수 있다. 상기 하드마스크 산화막(29)은 저압 화학 기상 증착 공정이나 고온 산화 공정에 의해 형성될 수 있다. 상기 완충 산화막(25)으로는 고온 산화막(hot temperature oxide: HTO)이 사용될 수 있다.
도 3을 참조하면, 상기 하드마스크 산화막(29)의 증착이 완료된 상태에서 상기 제 1 영역(100)의 하드마스크 산화막(29) 상에 도 7에 도시된 바와 같은 ONONO층의 패턴(40)에 해당하는 감광막(PR)의 패턴을 형성시킨다. 그런 다음, 불필요한 부분인 상기 2 영역(200)의 하드마스크 산화막(29)을 예를 들어 불산(HF) 또는 완화된 불산(Buffered HF: BHF)을 사용한 식각 용액에 의해 습식 식각시킴으로써 상기 제 2 영역(200)의 트랩 질화막(27)을 노출시킨다. 따라서, 상기 감광막(PR)의 패턴 아래에 하드마스크 산화막(29)의 패턴이 형성된다. 도 4를 참조하면, 상기 하드마스크 산화막(29)의 패턴이 형성된 상태에서 도 3의 감광막(PR)의 패턴을 예를 들어 황산을 사용한 용액에 의해 제거시킴으로써 상기 하드마스크 산화막(29)의 패턴을 노출시킨다.
그런 다음, 상기 하드마스크 산화막(29)의 패턴을 식각마스크로 사용하여 불필요한 부분인 상기 제 2 영역(200)의 트랩 질화막(27), 완충 산화막(25), 완충 질화막(23) 및 턴널링 산화막(21)을 습식 식각 공정에 의해 식각시킴으로써 상기 하드마스크 산화막(29)의 패턴 아래에 트랩 질화막(27), 완충 산화막(25) 및 완충 질화막(23)의 동일한 패턴을 형성시킨다.
이를 좀 더 상세히 언급하면, 상기 하드마스크 산화막(29)의 패턴을 식각마스크로 사용하여 상기 제 2 영역(200)의 노출된 트랩 질화막(27)을 예를 들어 인산을 사용한 식각 용액에 의해 습식 식각시킴으로써 상기 제 2 영역(200)의 완충 산화막(25)의 표면을 노출시킨다. 따라서, 상기 하드마스크 산화막(29)의 패턴 아래에 트랩 질화막(27)의 패턴이 형성된다.계속하여, 상기 하드마스크 산화막(29)의 패턴을 식각마스크로 사용하여 상기 제 2 영역(200)의 완충 산화막(25)을 예를 들어 불산(HF) 또는 완화된 불산(Buffered HF: BHF)을 사용한 식각 용액에 의해 습식 식각시킴으로써 상기 제 2 영역(200)의 완충 질화막(23)의 표면을 노출시킨다. 따라서, 상기 하드마스크 산화막(29)의 패턴 아래에 완충 산화막(25)의 패턴이 형성된다. 이때, 상기 완충 산화막(25)이 식각되는 동안 상기 하드마스크 산화막(29)도 함께 식각되는데, 상기 완충 산화막(25)이 식각 완료된 후에 상기 하드마스크 산화막(29)의 잔존 두께(T)가 대략 20~100Å로 남는 것이 바람직하다. 이러한 점을 고려하여 상기 하드마스크 산화막(29)의 증착 두께를 사전에 결정하여야 한다.
이어서, 상기 하드마스크 산화막(29)의 패턴을 식각마스크로 사용하여 상기 제 2 영역(200)의 완충 질화막(23)을 예를 들어 인산을 사용한 식각 용액에 의해 습식 식각시킴으로써 상기 제 2 영역(200)의 턴널링 산화막(21)의 표면을 노출시킨다. 따라서, 상기 하드마스크 산화막(29)의 패턴 아래에 완충 질화막(23)의 패턴이 형성된다.
도 5를 참조하면, 상기 완충 질화막(23)의 패턴이 형성된 상태에서 상기 하드마스크 산화막(29)의 패턴과 함께 상기 제 2 영역(200)의 턴널링 산화막(21)을 불산(HF) 또는 완화된 불산(Buffered HF: BHF)을 사용한 식각 용액에 의해 습식 식각시킴으로써 상기 트랩 질화막(27)의 패턴과 상기 제 2 영역(200)의 반도체 기판(10)의 표면을 완전히 노출시킨다. 따라서, 상기 완충 질화막(23)의 패턴 아래에 턴널링 산화막(21)의 패턴이 형성된다.
도 6을 참조하면, 상기 턴널링 산화막(21), 완충 질화막(23), 완충 산화막(25) 및 트랩 질화막(27)의 패턴을 포함한 상기 영역(200)의 반도체 기판(10) 상에 고온 산화막의 블록 산화막(31)을 30~50Å의 두께로 증착시킨다. 이후, 사진공정을 이용하여 상기 트랩 질화막(27)의 패턴과 동일하게 오버랩(overlap)하도록 하기 위해 감광막(PR)의 패턴을 상기 제 1 영역(100)의 블록 산화막(31) 상에 형성시킨다.
도 7을 참조하면, 그런 다음, 도 6의 감광막(PR)의 패턴을 식각 마스크로 이용하여 상기 제 2 영역(200)의 블록 산화막(31)을 불산(HF) 또는 완화된 불산(Buffered HF: BHF)을 사용한 식각 용액에 의해 습식 식각시킴으로써 상기 제 2 영역(200)의 반도체 기판(10)의 표면을 노출시킨 후 상기 감광막(PR)의 패턴을 황산을 사용한 용액에 의해 제거시킨다. 따라서, 상기 트랩 질화막(27)의 패턴 상에 블록 산화막(31)의 패턴이 형성된다.
여기서, 상기 턴널링 산화막(21), 완충 질화막(23), 완충 산화막(25), 트랩 질화막(27) 및 블록 산화막(31)의 패턴들은 동일한 패턴을 이루며 하측에서 상측으로 올라가면서 순차 적층된 ONONO층(40)의 패턴을 구성한다.
따라서, 종래에는 건식 식각공정을 이용하여 상기 SONONOS 소자를 위한 영역에 ONONO층의 패턴을 형성할 때 상기 건식 식각공정의 이방성 식각 특성 때문에 도 1에 도시된 바와 같이, 아이솔레이션층(11)의 측벽에 상기 ONONO층 잔존물(13)이 스페이서 형태로 남고 그 결과로 후속의 게이트 형성 공정에서 다결정 실리콘층 잔존물(15)이 상기 ONONO층 잔존물(13) 아래에 남는다. 이는 게이트들을 서로 전기적으로 단락시킨다.
반면에, 본 발명은 습식 식각공정을 이용하여 상기 SONONOS 소자를 위한 영역에 ONONO층의 패턴을 형성할 때 상기 습식 식각공정의 등방성 식각 특성 때문에 도 10에 도시된 바와 같이, 아이솔레이션층(11)의 측벽에 ONONO층 잔존물이 남지 않는다. 이는 도 10에 도시된 바와 같이, 후속의 게이트 형성 공정에서 다결정 실리콘층 잔존물이 상기 아이솔레이션층(11)의 측벽에 남는 것을 방지한다. 따라서, 본 발명은 상기 아이솔레이션층(11)의 측벽에 남은 다결정 실리콘층 잔존물에 의해 발생할 수 있는 게이트들의 전기적인 단락을 방지할 수 있다. 그 결과, 상기 반도체 기판에 형성될 SONONOS 소자와 로직 소자의 동작 신뢰성 저하를 방지할 수 있다.
도 8을 참조하면, 상기 ONONO층(40)의 패턴이 형성된 상태에서 상기 제 2 영역(200)의 반도체 기판(10) 상에 통상적인 게이트 산화막 형성 공정에 의해 로직 소자를 위한 게이트 산화막(50)을 형성시킨다.
도 9를 참조하면, 상기 게이트 산화막(50)이 형성된 상태에서 상기 ONONO층(40)의 패턴과 상기 게이트 산화막(50) 상에 게이트 라인을 위한 다결정 실리콘층을 증착시키고 사진식각공정에 의해 상기 SONONOS 소자의 게이트 라인을 위한, 상기 ONONO층(40)의 패턴 일부분 상에 상기 다결정 실리콘층의 게이트 라인(60)을 형성시킨다. 이와 아울러 상기 로직 소자의 게이트 라인을 위한, 상기 게이트 산화막(50)의 일부분 상에 상기 다결정 실리콘층의 게이트 라인(70)을 형성시킨다.
이때, 도 10에 도시된 바와 같이, 상기 아이솔레이션층(11)의 측벽에 ONONO층 잔존물이 남아 있지 않으므로 상기 아이솔레이션층(11)의 측벽에 다결정 실리콘층 잔존물이 남지 않는다.
따라서, 본 발명은 상기 ONONO층의 패턴을 습식 식각에 의해 형성함으로써 상기 아이솔레이션층의 측벽에 상기 ONONO층 잔존물과 상기 다결정 실리콘층 잔존물이 남는 것을 방지할 수 있다. 그 결과, 상기 SONONOS 소자와 상기 로직 소자의 영역에 형성되는 게이트 라인의 전기적 단락을 방지할 수 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 아이솔레이션 영역에 샐로우 트렌치 아이솔레이션 공정에 의해 아이솔레이션층을 형성하고, 상기 반도체 기판의 SONONOS 소자 영역에 ONONO층의 패턴을 습식 식각 공정에 의해 형성하고, 상기 반도체 기판의 로직 소자 영역에 게이트 산화막을 형성하고, 상기 SONONOS 소자 영역과 상기 로직 소자 영역에 게이트 라인을 형성한다.따라서, 본 발명은 등방성 식각 특성의 습식 식각 공정을 이용하여 상기 ONONO층의 패턴을 형성하므로 상기 아이솔레이션층의 측벽에 ONONO층 잔존물이 남는 것을 방지할 수 있고, 상기 아이솔레이션층의 측벽에 게이트 라인을 위한 다결정 실리콘층 잔존물이 남는 것을 방지할 수 있다.
따라서, 본 발명은 게이트 라인간의 전기적인 단락을 방지할 수 있고 나아가 상기 SONONOS 소자와 상기 로직 소자의 동작 신뢰성 저하를 방지할 수 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.
도 1은 종래의 반도체 소자의 제조 방법에 있어서, 아이솔레이션층 측벽에 오엔오엔오(ONONO)층 잔존물 및 다결정 실리콘층 잔존물이 남은 상태를 나타낸 확대도.
도 2 내지 도 9는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도.
도 10은 본 발명에 의한 반도체 소자의 제조 방법에 있어서, 아이솔레이션층 측벽에 오엔오엔오(ONONO)층 잔존물 및 다결정 실리콘층 잔존물이 남지 않은 상태를 나타낸 확대도.
Claims (5)
- 반도체 기판의 제 1 영역 상에 습식 식각 공정에 의해 에스오엔오엔오에스 소자를 위한 오엔오엔오층의 패턴을 형성시키는 단계;상기 반도체 기판의 제 2 영역 상에 로직 소자를 위한 게이트 산화막을 형성시키는 단계; 및상기 오엔오엔오층의 패턴의 일부분 상에 상기 에스오엔오엔오에스 소자를 위한 게이트 라인을 형성시킴과 아울러 상기 게이트 산화막의 일부분 상에 상기 로직 소자를 위한 게이트 라인을 형성시키는 단계를 포함하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서, 상기 오엔오엔오층의 패턴을 형성시키는 단계는상기 반도체 기판의 제 1 영역과 함께 상기 제 2 영역 상에 턴널링 산화막, 완충 질화막, 완충 산화막, 트랩 질화막 및 하드마스크 산화막을 순차적으로 형성시키는 단계;상기 제 1 영역의 턴널링 산화막 상에 상기 오엔오엔오층의 패턴에 해당하는, 상기 하드마스크 산화막, 트랩 질화막, 완충 산화막 및 완충 질화막의 패턴을 습식 식각 공정에 의해 형성시킴으로써 상기 제 2 영역의 턴널링 산화막을 노출시키는 단계;상기 하드마스크 산화막의 패턴과 상기 제 2 영역의 턴널링 산화막을 습식 식각시킴으로써 상기 트랩 질화막의 패턴과 상기 2 영역의 반도체 기판을 노출시키는 단계; 및상기 트랩 질화막의 패턴 상에 상기 오엔오엔오층의 패턴에 해당하는 블록 산화막의 패턴을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 하드마스크 산화막의 패턴을 식각마스크로서 이용하여 상기 트랩 질화막, 완충 산화막, 완충 질화막의 패턴을 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서, 상기 완충 산화막의 패턴을 형성한 후 상기 하드마스크 산화막의 패턴을 20~100Å의 두께로 남기는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 2 항에 있어서, 상기 블록 산화막의 패턴을 형성시키는 단계는상기 트랩 질화막의 패턴과 함께 상기 2 영역의 반도체 기판 상에 블록 산화막을 증착시키는 단계; 및상기 트랩 질화막의 패턴 상에 습식 식각 공정을 적용한 사진식각공정에 의해 상기 오엔오엔오층의 패턴에 해당하는, 상기 블록 산화막의 패턴을 형성시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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