KR100300871B1 - 반도체메모리장치의게이트산화막형성방법 - Google Patents

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Abstract

본원 발명은 한 번의 공정으로 고전압용 게이트산화막과 저전압용 게이트산화막을 동시에 형성하도록 한 반도체메모리장치의 게이트산화막 형성 방법에 관한 것으로, 셀영역과 주변회로영역을 포함하는 반도체기판의 소정부분을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치내에 절연막을 매립하여 소자분리막을 형성하는 단계; 상기 셀영역에 형성된 상기 소자분리막을 선택적으로 소정두께만큼 제거하여 상기 트렌치의 상측 모서리 부분을 노출시키는 단계; 상기 트렌치의 노출된 모서리를 포함한 상기 반도체기판의 전면에 게이트 산화막을 형성하는 단계; 및 상기 게이트산화막을 선택적으로 식각하여 상기 트렌치의 노출된 모서리 및 상기 셀영역을 덮는 저전압용 게이트산화막을 형성하고, 동시에 상기 주변회로영역상에 고전압용 게이트산화막을 형성하는 단계를 포함하여 이루어진다.

Description

반도체 메모리장치의 게이트산화막 형성방법{METHOD OF FORMING GATE OXIDE IN SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리장치의 게이트산화막 형성방법에 관한 것으로, 특히 트렌치 소자분리구조를 이용하여 별도로 터널 게이트산화막을 형성하지 않으면서 터널산화막 기능을 할 수 있도록 함으로써 제조공정을 단순화시킨 반도체 메모리장치의 게이트산화막 형성방법에 관한 것이다.
종래에는 플래쉬 메모리나 EEPROM등의 반도체메모리 제조에 있어서는 두께가 두꺼운 고전압용 게이트산화막과 이 고전압용 게이트산화막에 비해 두께가 얇은 셀영역에서 사용되는 터널 게이트산화막을 별도의 복잡한 공정을 통해 형성하였다.
도 1a 내지 도 1g에 종래의 플래쉬 메모리 제조공정을 단면도로 나타내었다. 먼저, 도 1a을 참조하면, 반도체기판(1)상에 패드산화막과 소자분리용 질화막(2) 및 포토레지스트층(3)을 차례로 형성한 후, 마스크작업을 통해 소자분리영역을 정의한다.
이어서 도 1b에 나타낸 바와 같이 소자분리영역에 해당하는 반도체기판부위를 식각하여 트렌치(4)를 형성한다. 다음에 도 1c에 나타낸 바와 같이 상기 포토레지스트층(3) 및 소자분리용 질화막(2)을 제거하고 상기 트렌치내에 필드산화막(5)을 형성한 후, 기판 소정부분에 접합영역(6)을 형성하고 기판 전면에 고전압용 게이트산화막(7)을 형성한다. 이어서 상기 고전압용 게이트산화막(7)상에 다시 포토레지스트층(8)을 형성한 후, 마스크공정을 통해 이를 소정패턴으로 패터닝하고, 이포토레지스트패턴(8)을 마스크로 이용하여 도 1d에 나타낸 바와 같이 셀영역상의 상기 고전압용 게이트산화막(7)을 선택적으로 제거한다.
이어서 도 1e에 나타낸 바와 같이 상기 고전압용 게이트산화막이 제거된 셀영역상에 터널산화막(9)을 형성한 후, 도 1f에 나타낸 바와 같이 셀영역이외의 주변회로영역에 남아 있는 포토레지스트패턴(8)을 제거하고, 기판 전면에 게이트 형성을 위한 도전층으로서 폴리실리콘층(10)을 형성한다. 다음에 도 1g에 나타낸 바와 같이 상기 폴리실리콘층(10)을 소정패턴으로 패터닝하여 게이트(11)를 형성한다.
상기와 같이 진행되는 종래의 플래쉬 메모리 제조공정에서는 터널산화막(9)을 형성한 후에 주변회로영역상에 남았는 포토레지스트층(8)을 제거해야 하는데 (도 1e참조) 이 과정에서 고전압용 게이트산화막(7)보다 상대적으로 얇은 터널산화막(9)이 손상을 입게되어 소자의 신뢰성을 떨어뜨리고 원하는 터널산화막의 두께를 얻기 어려운 문제가 발생한다. 또한, 도 1g에 도시한 게이트형성을 위한 폴리실리콘층 패터닝시 게이트산화막에 손상을 주게 되어 게이트산화막의 신뢰성을 저하시키는 좋지 않은 결과를 가져오게 된다.
본 발명은 상술한 종래기술의 문제점을 해결하기 위한 것으로, 트렌치 소자분리구조를 이용하여 셀영역에 터널 게이트산화막을 별도로 형성하지 않고도 터널게이트산화막의 기능을 할 수 있게 하는 반도체 메모리장치의 게이트산화막 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래기술에 의한 반도체 메모리장치의 제조방법을 도시한 공정순서도,
도 2a 내지 도 2e는 본 발명에 의한 반도체 메모리장치의 제조방법을 도시한 공정순서도,
도 3은 본 발명의 기술적 원리를 설명하기 위한 반도체 메모리셀의 단면구조도.
*도면의 주요부분에 대한 부호의 설명*
21 : 반도체기판 22 : 소자분리용 질화막
23, 27 : 포토레지스트층 24 : 트렌치
25 : 필드산화막 26 : 접합영역
28a : 게이트산화막 28b : 고전압용 게이트산화막
29 : 폴리실리콘층 30 : 게이트
상기의 목적을 달성하기 위한 본발명의 반도체메모리장치의 게이트산화막 형성 방법은 셀영역과 주변회로영역을 포함하는 반도체기판의 소정부분을 선택적으로 식각하여 트렌치를 형성하는 단계; 상기 트렌치내에 절연막을 매립하여 소자분리막을 형성하는 단계; 상기 셀영역에 형성된 상기 소자분리막을 선택적으로 소정두께만큼 제거하여 상기 트렌치의 상측 모서리 부분을 노출시키는 단계; 상기 트렌치의 노출된 모서리를 포함한 상기 반도체기판의 전면에 게이트 산화막을 형성하는 단계; 및 상기 게이트산화막을 선택적으로 식각하여 상기 트렌치의 노출된 모서리 및 상기 셀영역을 덮는 저전압용 게이트산화막을 형성하고, 동시에 상기 주변회로영역상에 고전압용 게이트산화막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
본 발명은 플래쉬 메모리나 EEPROM 등의 반도체 메모리소자를 제조함에 있어서 최근에 각광받고 있는 트렌치 소자분리구조를 이용함으로써 별도로 터널 게이트산화막을 형성하지 않으면서 셀영역상에 형성되는 게이트산화막이 터널 산화막 기능을 할 수 있도록 한 것이다. 본 발명의 기술적 원리를 도 3을 참조하여 설명하면, 접합영역(26)과 트렌치구조의 소자분리용 필드산화막(25)이 만나는 엣지(Edge)부분(A)에 반도체기판(21)의 표면보다 전계가 더 많이 걸리게 되며, 엣지부분(A)의각도에 따라서도 전계가 다르게 발생한다. 엣지부분(A)의 각도가 90도에 가까울수록 전계가 더욱 많이 걸리게 된다. 플래쉬 메모리나 EEPROM은 열전자주입방법으로 데이타를 쓰게 되는데 이때 전자는 당연히 전계가 적게 걸리는 반도체기판(21) 표면보다는 전계가 많이 걸리는 엣지부분(A)의 플로팅게이트(30)로 차아징(charging)된다. 따라서 셀영역의 게이트산화막(28a)부분이 고전압용 게이트산화막과 같은 두께를 가지고서도 터널산화막의 역할을 하게 되는 것이다. 도 3에서 미설명부호 3은 폴리실리콘간 게이트산화막, 32는 프로그램게이트(Program gate), 33은 절연막이다.
다음에 도 2a 내지 도 2e를 참조하여 본 발명에 의한 반도체 메모리소자의 게이트산화막 제조방법을 설명한다.
먼저, 도 2a를 참조하면, 반도체기판(21)상에 패드산화막과 소자분리용 질화막(22) 및 포토레지스트층(23)을 차례로 형성한 후, 마스크작업을 통해 소자분리영역을 정의한다.
이어서 도 2b에 나타낸 바와 같이 소자분리영역에 해당하는 반도체기판(21)부위를 식각하여 트렌치(24)를 형성한다. 여기서 트렌치(24) 형성각도에 따라 상술한 바와 같이 트렌치(24) 소자분리영역과 반도체기판(21)간의 엣지부분에 전계가 걸리는 정도가 결정되며, 이때 트렌치(24) 소자분리영역과 반도체기판(21)의 각도는 45도 내지 90도로 하는 것이 바람직하다. 다음에 도 2c에 나타낸 바와 같이 상기 포토레지스트층(23) 및 소자분리용 질화막(22)을 제거하고 상기 트렌치(24)내에 필드산화막(25)을 형성한 후, 상기 반도체기판(21) 소정부분에 접합영역(26)을 형성하고 반도체기판(21) 전면에 다시 포토레지스트층(27)을 형성한 후, 마스크공정을 통해 이를 소정패턴으로 패터닝하여 터널산화막을 형성할 셀영역만을 선택적으로 노출시킨다.
다음에 상기 포토레지스트패턴(27)을 마스크로 이용하여, 도 2d에 나타낸 바와 같이, 셀영역의 필드산화막(25)을 소정두께만큼 제거하여 그 표면을 반도체기판(21)표면보다 낮게 만든다. 이때 상기 필드산화막(25)을 에치백공정에 의해 제거하고 건식세정 및 습식세정을 행한다. 이어서 셀영역이외의 주변회로영역에 남아 있는 포토레지스트패턴(27)을 제거하고, 반도체기판(21) 전면에 고전압용 게이트산화막(28)을 습식산화, 건식산화 또는 파이로제닉(pyrogenic)산화방식을 이용하여 형성한다. 이때, NH3분위기에서 시간은 10분 내지 6시간으로 하며, 온도는 650℃ 내지 950℃으로 하는 것이 바람직하다. 이어서 상기 게이트산화막(28)위에 게이트 형성을 위한 도전층으로서 폴리실리콘층(29)을 형성한다. 이어서 도 2e에 나타낸 바와 같이 상기 폴리실리콘층(29)을 소정패턴으로 패터닝하여 게이트(30)를 형성한다. 여기서 셀영역의 게이트산화막(28a)은 주변회로영역의 고전압용 게이트산화막(28b)과 동일한 것이지만 접합영역(26)에 전압이 인가될때 엣지부분(A)에 반도체기판(21)표면부분보다 전계가 많이 걸리게 되므로 상기에서 설명한 바와 같이 셀영역에서는 저전압용 게이트산화막 즉, 터널산화막으로 기능하게 된다.
이상 상술한 바와 같이 본 발명에 의하면, 반도체 메모리소자 제조시 고전압용 게이트산화막과 터널 게이트산화막을 별도로 형성하지 않고 칩 전체에 고전압용게이트산화막을 형성하되 셀영역의 트렌치 소자분리구조를 이용하여 셀영역에서는 상기 고전압용 게이트산화막이 터널산화막의 기능을 하도록 한다. 이와 같이 함으로써 제조공정을 단순시킬 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 반도체메모리장치의 게이트산화막 형성 방법은 고전압용 게이트산화막과 터널 게이트산화막을 별도로 형성하지 않고 칩 전체에 고전압용 게이트산화막을 형성하되 셀영역의 트렌치 소자분리구조를 이용하여 셀영역에서는 상기 고전압용 게이트산화막이 터널산화막의 기능을 하도록 하였다. 이에 따라 제조공정이 종래에 비해 단순화되므로 제조비용을 낮출수 있으며, 게이트산화막의 두께도 더 정확하게 조정할 수 있으므로 소자특성을 안정화시킬 수 있다.

Claims (5)

  1. 반도체메모리장치의 제조 방법에 있어서,
    셀영역과 주변회로영역을 포함하는 반도체기판의 소정부분을 선택적으로 식각하여 트렌치를 형성하는 단계;
    상기 트렌치내에 절연막을 매립하여 소자분리막을 형성하는 단계;
    상기 셀영역에 형성된 상기 소자분리막을 선택적으로 소정두께만큼 제거하여 상기 트렌치의 상측 모서리 부분을 노출시키는 단계;
    상기 트렌치의 노출된 모서리를 포함한 상기 반도체기판의 전면에 게이트 산화막을 형성하는 단계; 및
    상기 게이트산화막을 선택적으로 식각하여 상기 트렌치의 노출된 모서리 및 상기 셀영역을 덮는 저전압용 게이트산화막을 형성하고, 동시에 상기 주변회로영역상에 고전압용 게이트산화막을 형성하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 메모리장치의 게이트산화막 형성 방법.
  2. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계에서, 상기 트렌치와 반도체기판 표면은 45도 내지 90도의 각도를 갖는 것을 특징으로 하는 반도체 메모리장치의 게이트산화막형성방법.
  3. 제 1 항에 있어서,
    상기 트렌치를 형성하는 단계는,
    상기 반도체기판상에 패드산화막과 소자분리용 질화막 및 포토레지스트층을 차례로 형성하는 단계;
    상기 포토레지스트층을 노광 및 현상하여 소자분리마스크를 형성하는 단계; 및
    상기 소자분리마스크를 이용하여 상기 반도체기판을 소정 깊이만큼 식각하여 트렌치를 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리장치의 게이트산화막 형성방법.
  4. 제 1 항에 있어서,
    상기 반도체기판의 셀영역에 형성된 상기 소자분리막만을 선택적으로 소정두께만큼 제거하는 단계는,
    상기 반도체기판 전면에 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층을 패터닝하여 상기 셀영역만을 선택적으로 노출시키는단계;
    상기 포토레지스트패턴을 마스크로 이용하여 상기 셀영역의 소자분리막을 소정두께만큼 제거하는 단계
    를 포함하는 것을 특징으로 하는 반도체 메모리장치의 게이트산화막 형성방법.
  5. 제 1 항 또는 제 4 항에 있어서,
    상기 셀영역의 소자분리막은 에치백공정에 의해 제거되는 것을 특징으로 하는 반도체 메모리장치의 게이트산화막 형성방법.
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