KR100284307B1 - 플래쉬 이이피롬 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 EEPROM의 제조공정중, 셀지역의 게이트를 식각하고 절연막을 게이트(Gate)사이에 형성하는 등의 공정으로 주변회로 지역이 식각손상을 입으며 이온주입공정 중에 게이트부분에 생기는 손상과 감광막 스트립에 의한 표면손상, 스트레스 등을 제거하기 위하여 LV게이트산화공정과 MV게이트산화공정 전에 희생산화막을 형성(SAC Oxidation)함으로써 양질의 게이트산화막을 형성하는 기술이다.
Description
제1(a)도 내지 제1(c)도는 종래 기술에 따른 플래쉬 EEPROM 제조 공정 단면도.
제2(a)도 내지 제2(d)도는 본 발명의 일실시예에 따른 플래쉬 EEPROM 제조공정 단면도.
* 도면의 주요부분에 대한 부호의 설명
11 : 반도체 기판 12 : 스택게이트
13 : 층간절연막 14 : 제1 마스크
15 : 제1 산화막 16 : 제2 마스크
17 : 제2 산화막
본 발명은 전기적인 기록(Write) 및 소거(Erase) 기능을 함께 가지는 비휘발성 기억소자인 플래쉬 이이피롬(Electrically Erasable Programmable Read Only Memory) 제조 방법에 관한 것으로, 특히 고온의 필요산화공정으로 인한 주변회로부 게이트산화막의 특성 저하, 펀치스루(punchthrough) 문제 등을 방지할 수 있는 플래쉬 이이피롬 제조 방법에 관한 것이다.
종래 기술에 따른 플래쉬 이이피롬 주변회로부의 트랜지스터 제조 방법을 제1(a)도 내지 제1(c)도를 참조하여 설명한다.
먼저, 제1(a)도에 도시한 바와 같이 셀 영역의 반도체 기판(1) 상에 스택게이트(2)를 형성한 후, 전체 구조 상에 IPO(inter Poly Oxide)로 층간절연막(3)을 증착하고, 중전압(medium voltage) 영역(a)의 층간절연막(3)을 노출시키는 제1 마스크(4)를 형성한다.
다음으로, 노출된 중전압 영역의 층간절연막을 건식식각으로 제거하고, 제1(b)도에 도시한 바와 같이 중전압 영역을 덮는 제2 마스크(5)를 형성한 다음, 노출된 저전압 영역(b) 및 셀 영역의 층간절연막을 건식식각하여, 반도체 기판(1)을 노출시키면서 셀 영역의 스택게이트(2)의 측벽 상에 스페이서(6)를 형성한다.
다음으로, 제1(c)도에 도시한 바와 같이 셀 영역의 소스 및 드레인(도시하지 않음), 중전압 영역 그리고 저전압 영역 전체를 산화시켜 산화막(7)을 형성한다.
전술한 종래의 플래쉬 이이피롬 제조 방법에서 주변회로영역은 셀 영역과는 달리 셀 영역에 스택게이트(2) 형성을 위한 폴리실리콘막 식각 과정에서 식각으로 인한 손상(Etch Damage) 및 이온주입으로 인한 손상을 입기 때문에 셀 영역의 게이트 산화막보다 식각잔류물 및 계면상태가 불안하다.
또한, 건식산화(dry oxidation)에 의하여 게이트 산화막을 형성하는 부분이 있어 일반적으로 습식산화(Wet Oxidation)에 의한 것 보다 취약하다는 단점이 있다.
한편, 상기 단점을 극복하기 위하여 산화막을 고온(1100℃)에서 형성함으로써 필드영역과 활성영역 경계부분에서의 불안정을 해소시키는 방법이 있으나, 이 또한 셀의 크기가 작아지면서 매립확산층(Buried N+; BN+)의 펀치스루(Punchthrough) 문제가 대두되어 사용이 어려워지는 단점이 있다.
따라서, 상기 문제점들을 해결하기 위하여 안출된 본 발명은 주변회로지역의 게이트 산화막 형성시, 저온 공정으로도 고온공정에 의한 필드산화막의 장점인 활성영역(Field Oxide가 없는 부분)의 결함 및 스트레스 제거 효과를 얻을 수 있는 플래쉬 이이피롬 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위하여 본 발명은 셀 영역의 반도체 기판 상에 스택게이트를 형성하는 제1단계; 상기 제1단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제2단계; 상기 셀 영역을 덮는 제1 마스크를 형성하여 주변회로의 중전압 영역 및 저전압 영역의 및 상기 저전압 영역의 상기 층간절연막을 노출시키는 제3단계; 노출된 층간절연막을 식각하여 상기 중전압 영역의 상기 반도체 기판이 드러나도록 한 후 상기 제1 마스크를 제거하는 제4단계; 상기 제4 단계가 완료된 전체 구조 상에 희생산화막을 형성하고, 상기 희생산화막을 제거하는 제5단계; 상기 제5단계가 완료된 전체 구조 상에 제1 산화막을 형성하는 제6단계; 상기 중전압 영역을 덮는 제2 마스크를 형성한 다음, 식각공정을 실시하여 셀 영역의 상기 스택게이트 측벽 상에 상기 층간절열막으로 이루어진 스페이서를 형성하면서 상기 저전압 영역 상에 형성되었던 상기 제1 산화막을 제거하는 제7단계; 습식식각 공정을 실시하는 제8단계; 상기 제8단계가 완료된 저네 구조 상에 제2 산화막을 형성하는 제9단계를 포함하는 플래쉬 이이피롬 제조 방법을 제공한다.
본 발명은 플래쉬 이이피롬의 제조 공정중, 셀 영역의 게이트를 식각하고 절연막을 게이트(Gate) 사이에 형성하는 공정 등으로 인하여 주변회로영역에 발생한 식각손상, 이온주입공정 중에 게이트 부분에 생기는 손상, 감광막 제거에 의한 표면손상 및 스트레스 등을 제거하기 위하여 저전압 게이트 산화공정과 중전압 게이트 산화공정 전에 희생산화막을 형성(SAC Oxidation)함으로써 양질의 게이트 산화막을 형성하는 기술이다.
본 발명의 일실시예에 따른 플래쉬 이이피롬 제조 방법을 제2(a)도 내지 제2(d)도를 참조하여 설명한다.
먼저, 제2(a)도에 도시한 바와 같이 셀 영역의 반도체 기판(11) 상에 스택게이트(12)를 형성하고, 전체 구조 상에 층간절연막(13)을 형성한 다음, 셀 영역을 덮는 제1 마스크(14)를 형성하여 중전압 영역(a)과 저전압 영역(b)의 층간절연막(13)을 노출시킨다.
이어서, 제2(b)도에 도시한 바와 같이 노출된 층간절연막(13)을 식각하여 중전압 영역(a)과 저전압 영역(b)의 반도체 기판(11)이 드러나도록 한 후 제1 마스크(14)를 제거하고, 반도체 기판(11)이 드러난 상태에서 희생산화막(도시하지 않음)을 형성하고 식각함으로써 표면을 한겹 제거한다. 이와 같은 희생산화막 형성 및 식각 공정 중에 셀 영역은 층간절연막(13)으로 덮여있기 때문에 영향을 덜 받게 된다. 이어서, 산화공정을 실시하여 제1 산화막(15)을 형성한다.
다음으로, 제2(c)도에 도시한 바와 같이 중전압 영역(a)을 덮는 제2 마스크(16)를 형성한 다음, 식각공정을 실시하여 셀 영역의 스택게이트(12)의 측벽 상에 층간절연막으로 이루어진 스페이서(13')를 형성하면서 저전압 영역 상에 형성되었던 제1 산화막을 제거한다. 이때 식각공정은 기존의 방법보다 적은 양만큼 식각되도록 조절한다.
다음으로, 제2(d)도에 도시한 바와 같이 습식식각 공정을 실시하여 기판 표면을 깨끗이 한 다음, 산화공정을 실시하여 제2 산화막(17)을 형성한다.
상기와 같이 이루어지는 본 발명은 고온(1100℃)의 산화공정에 의한 게이트 산화막 형성 방법과 비교하면 저온(950℃)에서 산화막을 형성하여도 양질의 게이트산화막을 얻을 수 있기 때문에, 고온 공정으로 야기되는 매립확산층의 펀치스루 문제를 해결함으로써 소자의 크기를 더욱 작게 할 수 있어 소자의 신뢰도 증대 및 수율개선 효과를 얻을 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능함이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
Claims (1)
- 셀 영역의 반도체 기판 상에 스택게이트를 형성하는 제1단계; 상기 제1단계가 완료된 전체 구조 상에 층간절연막을 형성하는 제2단계; 상기 셀 영역을 덮는 제1 마스크를 형성하여 주변회로의 중전압 영역 및 저전압 영역의 상기 층간절연막을 노출시키는 제3단계; 노출된 층간절연막을 식각하여 상기 중전압 영역 및 상기 저전압 영역의 상기 반도체 기판이 드러나도록 한 후 상기 제1 마스크를 제거하는 제4단계; 상기 제4단계가 완료된 전체 구조 상에 희생산화막을 형성하고, 상기 희생산화막을 제거하는 제5단계; 상기 제5단계가 완료된 전체 구조 상에 제1 산화막을 형성하는 제6단계; 상기 중전압 영역을 덮는 제2 마스크를 형성한 다음, 식각공정을 실시하여 셀 영역의 상기 스택게이트 측벽 상에 상기 층간절연막으로 이루어진 스페이서를 형성하면서 상기 저전압 영역 상에 형성되었던 상기 제1산화막을 제거하는 제7단계; 습식식각 공정을 실시하는 제8단계; 및 상기 제8단계가 완료된 전체 구조 상에 제2 산화막을 형성하는 제9단계를 포함하는 플래쉬 이이피롬 제조 방법.
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