KR100339420B1 - 반도체 메모리 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 스택 게이트 플래쉬 메모리에서 부유 게이트 측면이 유선형 프로파일을 갖도록하여 소자의 동작 특성을 향상시킬 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것으로, 반도체 기판의 제 1 방향으로 장축을 갖도록 필드 산화막을 형성하는 단계;전면에 부유 게이트 형성용 물질을 증착하고 마스킹 산화막,마스킹 폴리 실리콘층을 적층 형성하는 단계;상기 마스킹 산화막,마스킹 폴리 실리콘층을 선택적으로 패터닝하고 그 측면에 마스킹 측벽을 형성하는 단계;상기 마스킹 산화막,마스킹 폴리 실리콘층 및 마스킹 측벽을 이용한 이방성 식각 공정으로 부유 게이트 형성용 물질층을 1차 패터닝하여 필드 산화막상에 제 1 방향으로 분리 영역이 형성되도록하는 단계;전면에 층간 절연층,제어 게이트 형성용 물질층을 차례로 형성하는 단계;상기 제어 게이트 형성용 물질층을 선택적으로 패터닝하여 상기 제 1 방향에 수직한 제 2 방향으로 장축을 갖고 분리 형성되는 제어 게이트를 형성하는 단계;상기 제어 게이트를 이용하여 부유 게이트 형성용 물질층을 2차 패터닝하고 소오스/드레인을 형성하기 위한 불순물 주입 공정을 진행하는 단계를 포함한다.
Description
본 발명은 스택 게이트 플래쉬 메모리 소자에 관한 것으로, 특히 부유 게이트 측면이 유선형 프로파일을 갖도록하여 소자의 동작 특성을 향상시킬 수 있도록한 반도체 메모리 소자의 제조 방법에 관한 것이다.
일반적으로 스택 게이트 플래쉬 메모리(Stack Gate Flash Memory)는 전자를 저장하는 부유 게이트와 데이터 저장 및 출력을 위한 바이어스를 인가하는 제어 게이트가 적층 구조를 이루는 비휘발성 메모리를 말한다.
이하, 첨부된 도면을 참고하여 종래 기술의 스택 게이트 플래쉬 메모리 소자에 관하여 설명하면 다음과 같다.
도 1은 종래 기술의 플래쉬 메모리 셀의 레이 아웃 구성도이고, 도 2a내지 도 2i는 도 1의 X-X'선 및 Y1-Y1'그리고 Y2-Y2'선에 따른 공정 단면도이다.
종래의 스택 게이트 플래쉬 메모리 셀의 제조 공정은 부유 게이트의 식각 프로파일을 수직하게 하여 형성한후 ONO층과 제어 게이트를 형성하기 위한 폴리 실리콘층을 형성한다.
평면 구성을 보면 도 1에서와 같이, 부유 게이트(3b)와 제어 게이트(5a)가 서로 직교하는 형태를 갖고 있다.(부유게이트의 2차 패터닝이 있기전에)
부유 게이트(3b)는 필드 산화막(6)과 동일한 방향으로 1차 패터닝을 하고 다시 제어 게이트(5a) 패터닝후에 제어 게이트(5a) 패턴과의 자체 정렬로 식각되어 전기적으로 플로우팅된다.
도 1에서 ㉮부분은 부유 게이트를 형성하기 위한 2차 패터닝시에 제거되는 부분을 나타낸 것이고, ㉯부분은 부유 게이트를 형성하기 위한 1차 패터닝후에 그 패턴층 측면에 수직으로 잔류하는 ONO 스트링거(stringer)를 제거하기 위해 오버 에치를 하는 경우에 필드 산화막이 손상되는 부분이다.
이와 같은 종래 기술의 스택 게이트 플래쉬 메모리 소자의 제조 공정은 다음과 같다.
도 2a내지 2i는 공정 진행에 따라 그 상태를 가장 정확하게 드러내는 곳을 중심으로 단면을 달리하여 도시한 것이다.
먼저, 도 2a에서와 같이, 반도체 기판(1)의 소자 격리 영역에 필드 산화막(6)을 형성하고 활성 영역상에 터널링 산화막(2)을 형성한다.
그리고 상기 터널링 산화막(2)이 형성된 전면에 플로우팅 게이트 형성용 물질 예를들면, 폴리 실리콘층(3)을 형성한다.
이어, 도 2b에서와 같이, 포토리소그래피를 이용한 1차 패터닝 공정으로 부유 게이트를 형성하기 위한 폴리 실리콘 패턴층(3a)을 형성한다.
그리고 도 2c와 도 2d에서와 같이, 상기 폴리 실리콘 패턴층(3a)이 형성된 전면에 층간 절연막으로 ONO(Oxide-Nitride-Oxide)층(4), 제어 게이트 형성용 물질층 예를들면, 폴리 실리콘층(5)을 형성한다.
이때, X-X'선 단면에서는 반도체 기판(1)상에 터널링 산화막(2),폴리 실리콘패턴층(3a),ONO층(4),폴리 실리콘층(5)이 차례로 적층된 상태를 나타낸다.
그리고 도 2e에서와 같이, 제어 게이트 형성을 위한 폴리 실리콘층(5)을 선택적으로 식각하여 제어 게이트(5a)를 형성하고 상기 제어 게이트(5a)를 마스크로 ONO층(4),폴리 실리콘 패턴층(3a)를 선택적으로 식각하여 제어 게이트(5a),ONO층(4),부유 게이트(3b)가 차례로 적층되도록한다.
이때, 제어 게이트(5a)를 마스크로한 폴리 실리콘 패턴층(3a)의 식각 공정은 도 2f,2g,2h에서와 같이 진행된다.
즉, X-X'선 단면에서는 문제가 없으나, Y2-Y2'선 단면에서는 폴리 실리콘 패턴층(3a)의 측면에는 수직 형태로 ONO층의 스트링거(4a)가 잔류하여 이를 제거하기 위하여 오버 에치를 하게된다.
이와 같이 오버 에치를 하는 경우 필드 산화막(6)의 일부가 손상된다.(㉯부분)
이어, 도 2i에서와 같이, 제어 게이트(5a)및 게이트 측벽(7)을 마스크로 하여 불순물 이온을 주입하여 양측 기판 표면에 소오스/드레인 영역(8)을 형성한다.
이와 같은 공정으로 형성된 플래쉬 메모리 셀은 쓰기/소거/읽기 동작을 기본 동작으로 하는 비휘발성 기억소자이다.
쓰기 동작은 제어 게이트(5a)와 드레인에 고전압을 인가하여 채널 드레인단에서 발생한 고온 열전자를 부유 게이트(3b)에 주입하는 방식이다.
부유 게이트(3b)에 주입된 전자는 제어 게이트의 문턱 전압을 상승시켜 문턱전압이 낮은 상태(소거 상태)와 구별되는 상태를 만든다.
부유 게이트(3b)에 주입된 전자는 외부 전원이 공급되지 않은 상태에서도 계속해서 부유 게이트(3b)에 존재하게 되어 프로그래밍 상태를 유지한다.
소거 동작은 소오스 정션에 고전압을 인가하므로써 부유 게이트(3b)의 전자가 터널링 산화막(2)을 통해 소오스 정션으로 빠져 나오게 하는 동작이다.
부유 게이트(3b)에서 전자가 빠져 나옴으로써 제어 게이트(5a)의 문턱전압은 낮은 상태가 된다.
읽기 동작은 소거 상태의 문턱 전압과 프로그래밍 상태의 문턱전압의 중간 정도의 전압을 제어 게이트(5a)에 인가하고 채널의 도통 또는 부도통의 여부를 판단하는 것이다.
프로그램 상태는 문턱 전압이 제어 게이트(5a) 인가 전압보다 높아서 채널이 부도통되며 소거 상태는 문턱전압이 제어 게이트(5a) 전압보다 낮으므로 채널이 도통된다.
이와 같은 종래 기술의 스택 게이트 플래쉬 메모리는 다음과 같은 문제가 있다.
첫째, 부유 게이트의 측면이 수직 구조를 갖고 있으므로(도 2c의 ①부분) 게이트 측벽에 수직으로 잔류하는 ONO층의 제거시에 어려움이 있다.
층간 절연층으로 사용되는 ONO층(부유 게이트 측면의)이 부유 게이트용 폴리실리콘의 식각후에도 계속 잔류하는 경우에는 후속 공정을 어렵게하고, 후속 공정진행중에 떨어져나와 소자 불량을 일으키는 원인이된다.
이와 같이 불량을 유발하는 잔류 ONO층을 완전히 제거하기 위해서는 오버 에치를 해야하는데, 이때, ONO층과 필드 산화막과의 식각선택비가 높지 않아 필드 산화막의 손실이 발생한다.
부유 게이트의 두께가 1500Å정도가 되는 경우 ONO층의 두께도 1500Å 정도가 되어 필드 산화막의 손실도 그정도 된다.
이와 같은 필드 산화막의 손실은 소자격리 특성을 저하시키고 단차 발생에 따른 공정 진행의 어려움을 유발한다.
또한, 오버 에치에 따른 액티브 영역의 손상으로 소자의 신뢰성에 영향을 주는 문제가 있다.
둘째, 부유 게이트에 모서리 부분이 존재하여 프로그램 동작에서 제어 게이트에 고전압을 인가하는 경우 부유 게이트의 전자가 제어 게이트로 빠져나가 데이터 유지(data retention) 특성이 저하된다.
셋째, 필드 산화막위에서 제어 게이트와 접하는 부유 게이트의 면적이 클수록 커플링비가 커져 프로그램 효율을 증가시킬 수 있는데, 부유 게이트의 1차 식각을 포토리소그래피 공정으로 하므로 부유 게이트간의 이격거리가 한계해상력에 의해 좌우된다.
그러므로 동일 면적에서 부유 게이트의 면적을 증가시키는데 제한을 받게된다.
본 발명은 이와 같은 종래 기술의 스택 게이트 플래쉬 메모리의 문제를 해결하기 위한 것으로, 부유 게이트 측면이 유선형 프로파일을 갖도록하여 소자의 동작 특성을 향상시킬 수 있도록한 반도체 메모리 소자의 제조 방법을 제공하는데 그 목적이 있다.
도 1은 종래 기술의 플래쉬 메모리 셀의 레이 아웃 구성도
도 2a내지 도 2i는 도 1의 X-X'선 및 Y1-Y1'선 그리고 Y2-Y2'선에 따른 공정 단면도
도 3은 본 발명에 따른 플래쉬 메모리 셀의 레이 아웃 구성도
도 4a내지 도 4j는 도 3의 A-A'선 및 B1-B1'선 그리고 B2-B2'선에 따른 공정 단면도
도면의 주요 부분에 대한 부호의 설명
41. 반도체 기판 42. 터널링 산화막
43. 필드 산화막 44b. 부유 게이트
45. ONO층 46a. 제어 게이트
47. 게이트 측벽 48. 소오스/드레인
49. ONO층 스트링거 50. 필드 산화막 손실영역
51a. 마스킹 산화막 51b. 마스킹 폴리실리콘층
51c. 마스킹 폴리 측벽
이와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 메모리 소자의 제조 방법은 반도체 기판의 제 1 방향으로 장축을 갖도록 필드 산화막을 형성하는 단계;전면에 부유 게이트 형성용 물질을 증착하고 마스킹 산화막,마스킹 폴리 실리콘층을 적층 형성하는 단계;상기 마스킹 산화막,마스킹 폴리 실리콘층을 선택적으로 패터닝하고 그 측면에 마스킹 측벽을 형성하는 단계;상기 마스킹 산화막,마스킹 폴리 실리콘층 및 마스킹 측벽을 이용한 이방성 식각 공정으로 부유 게이트 형성용 물질층을 1차 패터닝하여 필드 산화막상에 제 1 방향으로 분리 영역이 형성되도록하는 단계;전면에 층간 절연층,제어 게이트 형성용 물질층을 차례로 형성하는 단계;상기 제어 게이트 형성용 물질층을 선택적으로 패터닝하여 상기 제 1 방향에 수직한 제 2 방향으로 장축을 갖고 분리 형성되는 제어 게이트를 형성하는 단계;상기 제어 게이트를 이용하여 부유 게이트 형성용 물질층을 2차 패터닝하고 소오스/드레인을 형성하기 위한 불순물 주입 공정을 진행하는 단계를 포함하고, 마스킹 측벽이 형성되기 전의 패터닝된 마스킹 산화막,마스킹 폴리 실리콘층간의 이격 거리 보다 1차 패터닝된 부유 게이트 형성용 물질층간의 이격 거리가 작은 것을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 따른 반도체 메모리 소자의 제조 방법에 관하여 상세히 설명하면 다음과 같다.
도 3은 본 발명에 따른 플래쉬 메모리 셀의 레이 아웃 구성도이고, 도 4a내지 도 4j는 도 3의 A-A'선 및 B1-B1'선 그리고 B2-B2'선에 따른 공정 단면도이다.
본 발명은 부유 게이트의 1차 패터닝 공정에서 부유 게이트의 측면에 수직한 프로파일을 갖지 않도록하여 오버 에치를 필요로하지 않고, 부유 게이트간의 이격 거리를 한계 해상력 이하로 할 수 있도록한 것이다.
도 3에서 보면, 부유 게이트를 형성하기 위한 폴리 실리콘층의 이격 거리가 미세화되었음을 알 수 있다.
본 발명의 스택 게이트 플래쉬 메모리 셀의 제조 공정은 부유 게이트의 1차 패터닝을 포토리소그래피 공정이 아닌 에치백 공정으로 진행하여 측면 프로파일을 완만한 경사를 갖게 하여 형성한후 ONO층과 제어 게이트를 형성하기 위한 폴리 실리콘층을 형성한다.
평면 구성을 보면, 부유 게이트(44b)와 제어 게이트(46a)가 서로 직교하는 형태를 갖고 있다.(부유게이트의 2차 패터닝이 있기전에)
부유 게이트(44b)는 필드 산화막(43)과 동일한 방향으로 1차 패터닝을 하고다시 제어 게이트(46a) 패터닝후에 제어 게이트(46a) 패턴과의 자체 정렬로 식각되어 전기적으로 플로우팅된다.
도 3에서 도면 부호(50)은 부유 게이트를 형성하기 위한 1차 패터닝후에 그 패턴층 측면에 ONO층 스트링거(stringer)(49)가 완만한 경사를 갖고 잔류될 수도 있는 영역이다.
ONO층 스트링거(49)를 제거시에 오버 에치가 없으므로 이 영역에서의 필드 산화막의 손상은 거의없다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 구조는 다음과 같다.
먼저, 반도체 기판(41)의 제 1 방향으로 장축을 갖도록 복수개가 분리 형성되어 그들 사이의 액티브 영역들을 격리하는 필드 산화막(43)과, 상기 필드 산화막(43)에 의해 정의된 활성 영역의 표면상에 구성되는 터널링 산화막(42)과, 상기 제 1 방향으로 장축을 갖고 필드 산화막(43)에 수직한 제 2 방향으로 장축을 갖고 서로 분리되어 복수개 형성되는 제어 게이트(46a)와, 상기 제어 게이트(46a)들의 각각의 하측에 포토리소그래피 공정의 한계해상력 이하의 이격 거리를 갖고 서로 분리되어 복수개 형성되고, 제 2 방향의 에지 부분이 완만한 경사를 갖는 형태로 이루어지는 부유게이트(44b)들과, 상기 부유 게이트(44b)와 제어 게이트(46a) 계면에 형성되는 ONO층(45)과, 상기 제어 게이트(46a)및 부유 게이트(44b)의 측면에 형성되는 게이트 측벽(47)과, 상기 제어 게이트(46a)의 양측면 반도체 기판(41)의 표면내에 구성되는 소오스/드레인(48)을 포함하여 구성된다.
이와 같은 본 발명의 실시예에 따른 스택 게이트 플래쉬 메모리 소자의 제조 공정은 다음과 같다.
도 4a내지 4j는 공정 진행에 따라 그 상태를 가장 정확하게 드러내는 곳을 중심으로 단면을 달리하여 도시한 것이다.
먼저, 도 4a에서와 같이, 반도체 기판(41)의 소자 격리 영역에 필드 산화막(43)을 형성하고 활성 영역상에 터널링 산화막(42)을 형성한다.
그리고 상기 터널링 산화막(42)이 형성된 전면에 플로우팅 게이트 형성용 물질 예를들면, 폴리 실리콘층(44)을 형성한다.
이어, 도 4b에서와 같이, 상기 폴리 실리콘층(44)의 전면에 HLD(High temperature Low pressure Deposition)공정으로 마스킹 산화막(51a)을 형성한다.
그리고 상기 마스킹 산화막(51a)상에 마스킹 폴리실리콘층(51b)을 하측의 부유 게이트용 폴리 실리콘층(44)과 동일 두께로 형성한다.
이어, 상기 마스킹 폴리 실리콘층(51b)을 선택적으로 식각한후 노출된 마스킹 산화막(51a) 역시 제거한다.
그리고 전면에 폴리 실리콘층을 다시 형성하고 이방성 건식각으로 에치백하여 상기 패터닝된 마스킹 폴리 실리콘층(51b)의 측면에 마스킹 폴리 측벽(51c)을 형성한다.
이어, 도 4c에서와 같이, 상기 마스킹 폴리 실리콘층(51b),마스킹 폴리 측벽(51c)을 이방성 건식각으로 에치백하여 마스킹 산화막(51a)이 노출되도록 제거한다.
이와 같은 에치백 공정으로 하부의 부유 게이트용 폴리 실리콘층(44) 역시 1차 패터닝이되어 폴리 실리콘 패턴층(44a)이 형성된다.
이와 같은 1차 패터닝 공정으로 이격되는 폴리 실리콘 패턴층(44a)간의 거리는 최초 패터닝된 마스킹 폴리 실리콘층(51b)간의 이격 거리보다 작고, 에지 부분에서는 경사가 완만한 형태를 갖는다.
그리고 도 4d와 도 4e에서와 같이, 상기 폴리 실리콘 패턴층(44a)이 형성된 전면에 층간 절연막으로 ONO(Oxide-Nitride-Oxide)층(45), 제어 게이트 형성용 물질층 예를들면, 폴리 실리콘층(46)을 형성한다.
이때, A-A'선 단면에서는 반도체 기판(41)상에 터널링 산화막(42),폴리 실리콘 패턴층(44a),ONO층(45),폴리 실리콘층(46)이 차례로 적층된 상태를 나타낸다.
그리고 도 4f와 도 4g에서와 같이, 제어 게이트 형성을 위한 폴리 실리콘층(46)을 선택적으로 식각하여 제어 게이트(46a)를 형성하고 노출된 ONO층(45)을 제거한다.
이때, 1차 패터닝된 부유 게이트용 폴리 실리콘 패턴층(44a)의 에지 부분에 남는 ONO층 스트링거(49)는 직각 프로파일이 아닌 완만한 경사를 갖는 형태여서 이를 제거하기 위한 오버 에치는 하지 않는다.
이어, 도 4h와 도 4i에서와 같이, 상기 제어 게이트(46a)를 마스크로 폴리 실리콘 패턴층(44a)를 선택적으로 식각하여 제어 게이트(46a),ONO층(45),부유 게이트(44b)가 차례로 적층되도록한다.
이때, 제어 게이트(5a)를 마스크로한 폴리 실리콘 패턴층(44a)의 식각 공정으로 부유 게이트가 완전 플로우팅되므로 B2-B2'선 단면에서는 폴리 실리콘패턴층(44a)이 완전 제거된다.
그리고 도 4j에서와 같이, 제어 게이트(46a)및 부유 게이트(44b)의 측면에 게이트 절연을 위한 게이트 측벽(47)을 형성하고 노출된 반도체 기판(41)의 표면에 불순물 이온을 주입하여 양측 기판 표면에 소오스/드레인 영역(48)을 형성한다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 제조 공정은 부유 게이트(44b)의 측면 프로파일이 완만한 경사를 갖는 형태여서 후속되는 공정을 용이하게하고 소자 동작중에 부유 게이트(44b) 모서리 부분으로 전계가 집중되는 것을 막는다.
이와 같이 본 발명에서 제시한 방법 이외에 ONO 스트링거에 의한 필드 산화막의 손실을 막을 수 있는 방법으로 부유 게이트 측면에 폴리 측벽을 직접 형성하는 방법을 고려할 수도 있다.
그러나 이는 부유 게이트의 1차 패터닝 공정이 필드 산화막위에서만 행해지는 것이 아니고 액티브 영역상에서도 행해지므로 부유 게이트용 폴리 실리콘 식각 공정과 폴리 측벽 형성 공정에 걸쳐 두 차례의 데미지가 액티브 영역에 가해질 수 있다.
또한 이와 같은 방법은 얇은 터널링 산화막이 부유 게이트용 건식각시에 액티브 영역의 마스킹 역할을 하지못하고 파괴되고, 다시 폴리 측벽 형성 공정에서 기판 표면이 깊게 파일 수 있다.
다른 문제로는 부유 게이트가 폴리 실리콘층 + 폴리 측벽의 형태로 구성되므로 그들 계면에 자연산화막이 형성되어 기생 커패시턴스에 의한 소자 동작 특성 저하가 있다.
본 발명에서 제시된 방법은 이와 같은 문제들을 유발하지 않고 ONO 스트링거에 의한 필드 산화막의 손실을 효율적으로 막을 수 있다.
이와 같은 본 발명에 따른 반도체 메모리 소자의 제조 방법은 다음과 같은 효과가 있다.
첫째, 부유 게이트의 측면이 완만한 경사를 갖고 형성되어 잔류하는 ONO 스트링거가 적고 이 역시 용이하게 제거되므로 오버 에치를 필요로 하지 않는다.
따라서, 오버 에치에 의한 필드 산화막의 손실을 막을 수 있고 액티브 영역에 가해지는 데미지를 막을 수 있다.
둘째, 부유 게이트간의 이격 거리를 포토리소그래피 공정의 한계해상력 이하의 크기로 작게 할 수 있으므로 상대적으로 제어 게이트와 접하는 부유 게이트의 면적을 크게할 수 있다.
이는 제어 게이트와 부유 게이트간의 커플링비를 높혀 셀프로그래밍 특성을 향상시키는 효과가 있다.
셋째, 부유 게이트의 측면 프로파일이 완만한 경사를 갖고 있어 전계 집중을 막아 소자 동작시의 누설 전류 발생을 억제한다.
따라서, 제어 게이트에 고전압을 인가하는 경우 발생하는 게이트 디스터브(Gate Disturb)특성이 개선된다.
Claims (6)
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- 반도체 기판의 제 1 방향으로 장축을 갖도록 필드 산화막을 형성하는 단계;전면에 부유 게이트 형성용 물질을 증착하고 마스킹 산화막,마스킹 폴리 실리콘층을 적층 형성하는 단계;상기 마스킹 산화막,마스킹 폴리 실리콘층을 선택적으로 패터닝하고 그 측면에 마스킹 측벽을 형성하는 단계;상기 마스킹 산화막,마스킹 폴리 실리콘층 및 마스킹 측벽을 이용한 이방성 식각 공정으로 부유 게이트 형성용 물질층을 1차 패터닝하여 필드 산화막상에 제 1 방향으로 분리 영역이 형성되도록하는 단계;전면에 층간 절연층,제어 게이트 형성용 물질층을 차례로 형성하는 단계;상기 제어 게이트 형성용 물질층을 선택적으로 패터닝하여 상기 제 1 방향에 수직한 제 2 방향으로 장축을 갖고 분리 형성되는 제어 게이트를 형성하는 단계;상기 제어 게이트를 이용하여 부유 게이트 형성용 물질층을 2차 패터닝하고 소오스/드레인을 형성하기 위한 불순물 주입 공정을 진행하는 단계를 포함하고, 마스킹 측벽이 형성되기 전의 패터닝된 마스킹 산화막,마스킹 폴리 실리콘층간의 이격 거리 보다 1차 패터닝된 부유 게이트 형성용 물질층간의 이격 거리가 작은 것을특징으로 하는 반도체 메모리 소자의 제조 방법.
- 제 3 항에 있어서, 부유 게이트 형성용 물질층과 마스킹 폴리 실리콘층 및 마스킹 측벽을 동일 물질을 사용하여 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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- 제 3 항에 있어서, 부유 게이트 형성용 물질층과 마스킹 폴리 실리콘층을 동일 두께로 형성하는 것을 특징으로 하는 반도체 메모리 소자의 제조 방법.
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