KR100356480B1 - 플래시 메모리 셀 제조 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title abstract description 11
- 238000005530 etching Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract description 18
- 238000000059 patterning Methods 0.000 claims abstract description 12
- 150000004767 nitrides Chemical class 0.000 claims abstract description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 76
- 229920005591 polysilicon Polymers 0.000 claims description 76
- 125000006850 spacer group Chemical group 0.000 claims description 19
- 229920002120 photoresistant polymer Polymers 0.000 claims description 7
- 239000004065 semiconductor Substances 0.000 claims description 7
- 239000000758 substrate Substances 0.000 claims description 7
- 230000004888 barrier function Effects 0.000 claims description 4
- 239000000463 material Substances 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 2
- 230000000694 effects Effects 0.000 abstract description 2
- 239000012535 impurity Substances 0.000 description 7
- 238000005468 ion implantation Methods 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42324—Gate electrodes for transistors with a floating gate
Abstract
본 발명은 플래시 메모리 셀 제조 방법에 관한 것으로, 소거 게이트를 형성하기 위한 패터닝 공정으로 식각 공정을 실시하는 과정에서 소거 게이트 하부에 형성된 셀 분리 절연막이 식각 손상되는 것을 방지하기 위하여, 셀 분리 절연막을 제 1 HLD 산화막/질화막/제 2 HLD 산화막으로 이루어진 3중 구조로 형성함으로써 소거 게이트 패터닝을 위한 식각 공정시 HLD 산화막이 손실되는 것을 방지하고, 식각 공정의 마진을 확보하여 셀간의 격리 효과를 향상시켜 전기적 특성을 향상시킬 수 있는 플래시 메모리 셀 제조 방법이 개시된다.
Description
본 발명은 플래시 메모리 셀 제조 방법에 관한 것으로, 특히 소거 게이트를 가지는 플래시 메모리 셀 제조 방법에 관한 것이다.
종래에는 소거 게이트를 가지는 플래시 메모리 셀 구조에서는 셀과 셀 간의 격리를 위하여 CVD HLD를 사용한다.
이하, 첨부된 도면을 참조하여 종래의 플래시 메모리 셀 제조 방법을 설명하기로 한다.
도 1a를 참조하면, 반도체 기판(1) 상에 터널 산화막(2) 형성하고, 터널 산화막(2) 상에 플로팅 게이트용 제 1 폴리실리콘층(3a)을 형성한 후 패터닝 한다. 제 1 폴리실리콘층(3a)을 포함한 전체구조 상에 질화막을 형성하고 전면 식각공정으로 제 1 폴리실리콘층(3a)의 측벽에 플로팅 게이트 스페이서(4)를 형성한다. 이후, 제 1 폴리실리콘층(3a) 및 플로팅 게이트 스페이서(4)를 이온 주입 마스크로 하여 불순물 이온을 반도체 기판(1)에 주입해 소오스/드레인(5)을 형성한다.
도 1b를 참조하면, 제 1 폴리실리콘층(3a)을 포함한 전체 구조상에 HLD 산화막(6) 형성한 후 식각 마스크를 이용하여 제 1 폴리실리콘층(3a)의 상부 표면에 노출되도록 HLD 산화막(6)을 식각하여 셀 분리 절연막을 형성한다. 노출된 제 1 폴리실리콘층(3a)을 포함한 HLD 산화막(6) 상에 제 2 폴리실리콘층(3b) 및 유전체막(7)을 순차적으로 형성한다.
도 1c를 참조하면, 유전체막(7) 상에 제 3 폴리실리콘층(8a)을 형성하고, 상부에 버퍼막으로 제 2 절연막(9)을 형성한 후 콘트롤 게이트 패턴용 마스크로 제 2 절연막(9)을 패터닝 한다.
도 1d를 참조하면, 절연막(9)을 포함한 제 3 폴리실리콘층(8a) 상에 감광막 패턴(10)을 형성한 후, 절연막(9) 및 감광막 패턴(10)을 식각 마스크로 하여 제 3 폴리실리콘층(8a)을 패터닝한다. 이후 제 3 폴리실리콘층(8a)이 식각되면서 노출된 유전체막(7)을 제거한다.
제 3 폴리실리콘층은 플로팅 게이트를 형성하기 위한 제 2 폴리실리콘층(3b)의 식각공정을 고려하여 플로팅 게이트의 배선 폭보다 좀더 크게 패터닝 된다.
도 1e를 참조하면, 감광막 패턴(10)을 제거하여 제 3 폴리실리콘층(8a)을 노출시키고, 절연막(9)을 식각 마스크로 하여 제 3 폴리실리콘층(8a) 및 제 2 폴리실리콘층(3b)의 노출된 부분을 제거한다. 제 3 폴리실리콘층(8a)은 절연막(9)의 패턴으로 식각되어 콘트롤 게이트(8)를 형성하고, 제 2 폴리실리콘층(3b)은 유전체막(7)에 의하여 가려진 부분을 제외하고, 노출된 부분만 식각된다.
도 1f를 참조하면, 제 3 폴리실리콘층(8a)이 식각되면서 노출된 유전체막(7)을 제거한다. 유전체막(7)의 일부를 제거하면서 노출된 제 2 폴리실리콘층(3b)을 포함한 전체 상부에 절연막을 형성하고, 전면 식각을 실시하여 콘트롤 게이트 스페이서(11)를 형성한다. 이후, 절연막(9) 및 콘트롤 게이트 스페이서(11)를 식각 마스크로 하여 제 2 폴리실리콘층(3b)의 노출된 부분을 식각하여 플로팅 게이트(3)를 형성한다. 상기의 공정으로 제 2 폴리실리콘층(3b)은 한쪽의 측벽만 노출된다.
도 1g를 참조하면, 전체 상부에 폴리실리콘층을 형성하고 패터닝하여 소거 게이트(12)를 형성한다. 소거 게이트(12)는 절연막(9) 및 콘트롤 게이트 스페이서(11)에 의해 콘트롤 게이트(8)와는 격리되고, 노출된 플로팅 게이트용 제 2 폴리실리콘층(3b)의 측벽과 접촉한다.
이때, 소거 게이트(12)를 패터닝하기 위하여 식각하는 과정에서 셀 분리 절연막인 HLD 산화막(6)이 손상되면서 셀과 셀간의 전류 왜곡이 발생할 수 있으며, 더 심한 경우에는 소거 게이트(12)와 소오스/드레인(5)이 맞닿아 불량이 발생할 수도 있다.
따라서, 본 발명은 상기의 문제점을 해결하기 위하여 셀 분리 절연막을 제 1 HLD 산화막/질화막/제 2 HLD 산화막으로 이루어진 3중 구조로 형성함으로써 소거 게이트 패터닝을 위한 식각 공정시 HLD 산화막이 손실되는 것을 방지하고, 식각 공정의 마진을 확보하여 셀간의 격리 효과를 향상시켜 전기적 특성을 향상시킬 수 있는 플래시 메모리 셀 제조 방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1g는 종래의 플래시 메모리 소자의 제조 방법을 설명하기 위하여 도시한 소자의 단면도.
도 2a 내지 도 2g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도.
<도면의 주요 부분에 대한 부호 설명>
1, 11 : 반도체 기판 2, 12 : 터널 산화막
3a, 13a : 제 1 폴리실리콘층 3b, 13b : 제 2 폴리실리콘층
3, 13 : 플로팅 게이트 4, 14 : 플로팅 게이트 스페이서
5, 15 : 소오스/드레인 6 : HLD 산화막
16a : 제 1 HLD 산화막 16b : 질화막
16c : 제 2 HLD 산화막 16 : 셀 분리 절연막
7, 17 : 유전체막 8a, 18a : 제 3 폴리실리콘층
8, 18 : 콘트롤 게이트 9, 19 : 절연막
10, 30 : 감광막 패턴 11, 31 : 콘트롤 게이트 스페이서
12, 32 : 소거 게이트
본 발명에 따른 플래시 메모리 셀 제조 방법은 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 제 1 폴리실리콘층을 형성하고 패터닝하는 단계, 제 1 폴리실리콘층 측벽에 플로팅 게이트 스페이서를 형성하는 단계, 소오스/드레인을 형성한 후 전체 상부에 제 1 HLD 산화막, 식각 차단막 및 제 2 HLD 산화막을 순차적으로 형성한 후 상기 제 1 폴리실리콘층 상부의 제 2 HLD 산화막, 식각 차단막 및 제 1 HLD 산화막을 식각하여 셀 분리 절연막을 형성하는 단계, 전체 상부에 플로팅 게이트용 제 2 폴리실리콘층, 유전체막, 콘트롤 게이트용 제 3 폴리실리콘층 및 절연막을 순차적으로 형성하는 단계, 콘트롤 게이트 마스크를 이용하여 절연막을 패터닝한 후 노출된 제 3 폴리실리콘층의 일부를 가리는 감광막 패턴을 형성하는 단계, 절연막과 감광막 패턴을 마스크로 하여 제 3 폴리실리콘층을 소정의 패턴으로 패터닝한 후 노출된 유전체막을 제거하는 단계, 감광막 패턴을 제거한 후 노출된 제 3 및 제 2 폴리실리콘층을 제거한 뒤 노출된 유전체막을 제거하는 단계, 콘트롤 게이트 스페이서를 형성한 후 소거 게이트용 물질을 증착한 후 식각 공정으로 패터닝하여 소거 게이트를 형성하는 단계로 이루어진다.
식각 차단막은 질화막으로 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 더욱 상세히 설명하기로 한다.
도 2a 내지 도 2g는 본 발명에 따른 플래시 메모리 소자의 제조 방법을 설명하기 위하여 순차적으로 도시한 소자의 단면도이다.
도 2a를 참조하면, 반도체 기판(21) 상에 터널 산화막(22) 형성하고, 터널 산화막(22) 상에 플로팅 게이트용 제 1 폴리실리콘층(23a)을 형성한 후 패터닝 한다. 제 1 폴리실리콘층(23a)을 포함한 전체구조 상에 질화막을 형성하고 전면 식각공정으로 제 1 폴리실리콘층(23a)의 측벽에 플로팅 게이트 스페이서(24)를 형성한다. 이후, 제 1 폴리실리콘층(23a) 및 플로팅 게이트 스페이서(24)를 이온 주입 마스크로 하여 불순물 이온을 반도체 기판(21)에 주입해 소오스/드레인(25)을 형성한다.
일반적으로, 공정조건에 따라 다르지만 소오스 및 드레인을 형성하기 위해서는 불순물을 주입하는데, 불순물은 이온 주입 마스크의 가장 자리 하부까지 확산하게 된다. 상기에서도 소오스/드레인(25)을 형성하기 위해서는 불순물을 주입하는데, 불순물은 이온 주입 마스크로 사용하는 제 1 폴리실리콘층(23a) 및 플로팅 게이트 스페이서(24) 중 플로팅 게이트 스페이서(24)의 하부까지 침투한다. 여기서, 플로팅 게이트 스페이서(24)는 불순물의 확산 침투에 의해 제 1 폴리실리콘층(23a) 하부의 채널영역이 잠식되는 것을 방지하는 역할을 한다.
도 2b를 참조하면, 제 1 폴리실리콘층(23a)을 포함한 전체 구조상에 제 1 HLD 산화막(26a), 질화막(26b) 및 제 2 HLD 산화막(26c)을 순차적으로 형성한 후 식각 마스크를 이용하여 제 1 폴리실리콘층(3a)의 상부 표면에 노출되도록 제 2 HLD 산화막(26c), 질화막(26b) 및 제 1 HLD 산화막(26a)을 식각하여 셀 분리 절연막(26)을 형성한다. 노출된 제 1 폴리실리콘층(23a)을 포함한 셀 분리 절연막(26)상에 제 2 폴리실리콘층(23b) 및 유전체막(27)을 순차적으로 형성한다. 상기한 공정에서 셀 분리 절연막(26) 및 제 2 폴리실리콘층(23b)을 형성하지 않고 제 1 폴리실리콘층(23a)을 포함한 전체 상부에 유전체막(27)을 곧바로 형성할 수도 있다.
제 1 및 제 2 폴리실리콘층(23a 및 23b)은 플로팅 게이트용 폴리실리콘층으로, 제 2 폴리실리콘층(23b)을 형성하는 이유는 제 1 폴리실리콘층(23a)의 사이즈가 작아짐에 따라 콘트롤 게이트와의 커플링비가 줄어드는 것을 방지하기 위하여 제 1 폴리실리콘층(23a)보다 크게 형성하여 커플링 비를 확보하기 위해서이다.
도 2c를 참조하면, 유전체막(27) 상에 제 3 폴리실리콘층(28a)을 형성하고, 상부에 버퍼막으로 절연막(29)을 형성한 후 콘트롤 게이트 패턴용 마스크로 절연막(29)을 패터닝 한다.
도 2d를 참조하면, 절연막(29)을 포함한 제 3 폴리실리콘층(28a) 상에 감광막 패턴(30)을 형성한 후, 절연막(29) 및 감광막 패턴(30)을 식각 마스크로 하여 제 3 폴리실리콘층(28a)을 패터닝한다. 이후 제 3 폴리실리콘층(28a)이 식각되면서 노출된 유전체막(27)을 제거한다.
제 3 폴리실리콘층(28a)은 플로팅 게이트를 형성하기 위한 제 2 폴리실리콘층(23b)의 식각공정을 고려하여 플로팅 게이트의 배선 폭보다 좀더 크게 패터닝 된다.
도 2e를 참조하면, 감광막 패턴(30)을 제거하여 제 3 폴리실리콘층(28a)을 노출시키고, 절연막(29)을 식각 마스크로 하여 제 3 폴리실리콘층(28a) 및 제 2 폴리실리콘층(23b)의 노출된 부분을 제거한다. 제 3 폴리실리콘층(28a)은 절연막(29)의 패턴으로 식각되어 콘트롤 게이트(28)를 형성하고, 제 2 폴리실리콘층(23b)은 유전체막(27)에 의하여 가려진 부분을 제외하고, 노출된 부분만 식각된다.
도 2f를 참조하면, 제 3 폴리실리콘층(28a)이 식각되면서 노출된 유전체막(27)을 제거한다. 유전체막(27)의 일부를 제거하면서 노출된 제 2 폴리실리콘층(23b)을 포함한 전체 상부에 절연막을 형성하고, 전면 식각을 실시하여 콘트롤 게이트 스페이서(31)를 형성한다. 이후, 절연막(29) 및 콘트롤 게이트 스페이서(31)를 식각 마스크로 하여 제 2 폴리실리콘층(23b)의 노출된 부분을 식각하여 플로팅 게이트(23)를 형성한다. 상기의 공정으로 제 2 폴리실리콘층(23b)은 한쪽의 측벽만 노출된다.
도 2g를 참조하면, 전체 상부에 폴리실리콘층을 형성하고 패터닝하여 소거 게이트(32)를 형성한다. 소거 게이트(12)는 절연막(9) 및 콘트롤 게이트 스페이서(31)에 의해 콘트롤 게이트(28)와는 격리되고, 노출된 플로팅 게이트용 제 2 폴리실리콘층(23b)의 측벽과 접촉한다.
이때, 소거 게이트(32)를 패터닝하기 위하여 식각하는 과정에서 셀 분리 절연막(26)인 제 2 HLD 산화막(26c)이 식각 손상을 받지만, 제 2 HLD 산화막(26c) 하부에 질화막(26b)이 형성되어 있으므로 셀 분리 절연막(26)의 식각 손상을 최소화할 수 있다. 이로써, 셀 분리 절연막의 두께를 낮출 수 있어 셀 단차를 줄일 수도 있다.
상술한 바와 같이, 본 발명은 셀 분리 절연막 중간에 식각 차단막으로 질화막을 형성하여 3중 구조로 형성함으로써 소거 게이트 패터닝을 위한 식각 공정시 셀 분리 절연막의 식각 손상을 최소화하여 식각 공정의 마진을 확보해 공정의 신뢰성을 향상시키고, 셀과 셀간의 전류 왜곡을 방지하여 셀의 전기적 특성을 향상시키는 효과가 있다.
Claims (3)
- 반도체 기판 상에 터널 산화막 및 플로팅 게이트용 제 1 폴리실리콘층을 형성하고 패터닝하는 단계;상기 제 1 폴리실리콘층 측벽에 플로팅 게이트 스페이서를 형성하는 단계;소오스/드레인을 형성한 후 전체 상부에 제 1 산화막, 식각 차단막 및 제 2 산화막을 순차적으로 형성한 후 상기 제 1 폴리실리콘층 상부의 상기 제 2 산화막, 상기 식각 차단막 및 상기 제 1 산화막을 식각하여 셀 분리 절연막을 형성하는 단계;전체 상부에 플로팅 게이트용 제 2 폴리실리콘층, 유전체막, 콘트롤 게이트용 제 3 폴리실리콘층 및 절연막을 순차적으로 형성하는 단계;콘트롤 게이트 마스크를 이용하여 상기 절연막을 패터닝한 후 노출된 상기 제 3 폴리실리콘층의 일부를 가리는 감광막 패턴을 형성하는 단계;상기 절연막과 상기 감광막 패턴을 마스크로 하여 상기 제 3 폴리실리콘층을 소정의 패턴으로 패터닝한 후 노출된 유전체막을 제거하는 단계;상기 감광막 패턴을 제거한 후 노출된 상기 제 3 및 제 2 폴리실리콘층을 제거한 뒤 노출된 유전체막을 제거하는 단계 및콘트롤 게이트 스페이서를 형성한 후 소거 게이트용 물질을 증착한 후 식각 공정으로 패터닝하여 소거 게이트를 형성하는 단계로 이루어지는 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 식각 차단막은 질화막으로 형성하는 것을 특징을 하는 플래시 메모리 셀 제조 방법.
- 제 1 항에 있어서,상기 제 1 산화막 또는 제 2 산화막은 HLD 산화막인 것을 특징으로 하는 플래시 메모리 셀 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000084676A KR100356480B1 (ko) | 2000-12-28 | 2000-12-28 | 플래시 메모리 셀 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000084676A KR100356480B1 (ko) | 2000-12-28 | 2000-12-28 | 플래시 메모리 셀 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020055258A KR20020055258A (ko) | 2002-07-08 |
| KR100356480B1 true KR100356480B1 (ko) | 2002-10-18 |
Family
ID=27688018
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000084676A KR100356480B1 (ko) | 2000-12-28 | 2000-12-28 | 플래시 메모리 셀 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100356480B1 (ko) |
-
2000
- 2000-12-28 KR KR1020000084676A patent/KR100356480B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020055258A (ko) | 2002-07-08 |
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| FPAY | Annual fee payment |
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