KR100277893B1 - 비휘발성 메모리소자의 제조방법 - Google Patents
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Abstract
필드산화막의 손실을 최소화하며 필드산화막 하부의 채널스톱영역으로 이온이 주입되는 것을 방지하여서 메모리셀의 누설전류를 감소시키기 위한 비휘발성 메모리소자의 제조방법을 제공하기 위한 것으로, 이와 같은 목적을 달성하기 위한 본 발명 비휘발성 메모리소자의 제조방법은 액티브영역과 필드영역이 정의된 반도체기판의 필드영역에 필드절연막을 형성하는 공정, 상기 반도체기판의 액티브영역상에 일방향의 라인을 갖는 제 1 반도체층을 형성하는 공정, 상기 반도체기판 전면에 층간절연막과 제 2 반도체층과 캡절연막을 차례로 증착하는 공정, 상기 캡절연막을 상기 제 1 반도체층과 직교하는 라인형으로 식각하는 공정, 상기 캡절연막을 마스크로 상기 제 2 반도체층을 패턴하여 제어게이트라인을 형성하는 공정, 상기 캡절연막과 상기 층간절연막을 등방성 식각하여 인터폴리절연막을 형성하는 공정, 상기 캡절연막, 제어게이트라인, 인터폴리절연막을 마스크로 제 1 반도체층을 패터닝하여 일정패턴을 갖는 부유게이트를 형성하는 공정, 상기 부유게이트, 인터폴리절연막, 제어게이트라인의 양측면에 측벽스페이서를 형성하는 공정, 상기 제어게이트라인 양측 반도체기판의 액티브영역에 불순물이온을 주입하는 공정을 통하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 메모리소자에 대한 것으로, 특히 메모리셀의 누설전류를 방지시키기 위한 비휘발성 메모리소자의 제조방법에 관한 것이다.
도 1은 일반적인 ETOX(EPROM with Tunnel Oxide) 플래쉬메모리의 레이아웃도이다.
일반적인 ETOX(EPROM with Tunnel Oxide) 플래쉬 메모리는 도 1에 도시한 바와 같이 액티브영역에 일정패턴을 갖는 복수개의 부유게이트가 있고, 부유게이트를 포함한 상부에 일방향을 갖는 라인형으로 제어게이트가 적층되어 있다. 또한 적층된 부유게이트와 제어게이트 양측의 액티브영역에는 소오스/드레인영역이 형성되어 있다. 이때 두 개의 부유게이트 사이의 액티브영역에는 소오스영역이 형성되어 있고, 그 타측의 액티브영역에는 드레인영역이 형성되어 있다. 그리고 소오스영역과 콘택되는 소오스콘택배선이 일방향으로 형성되어 있고, 드레인영역과 콘택되는 드레인콘택배선이 일방향으로 형성되어 있다.
첨부 도면을 참조하여 종래 비휘발성 메모리소자의 제조방법에 대하여 설명하면 다음과 같다.
도 2a 내지 도 2e는 도 1의 Ⅰ-Ⅰ선상의 종래 비휘발성 메모리소자의 공정단면도이고, 도 3a 내지 도 3e는 도 1의 Ⅱ-Ⅱ선상의 종래 비휘발성 메모리소자의 공정단면도이고, 도 4a 내지 도 4e는 도 1의 Ⅲ-Ⅲ선상의 종래 비휘발성 메모리소자의 공정단면도이며, 도 5a 내지 도 5c는 도 1의 Ⅳ-Ⅳ선상의 종래 비휘발성 메모리소자의 공정단면도이다.
종래 비휘발성 메모리소자의 제조방법은 도 1 및 도 2a,3a,4a,5a에 도시한 바와 같이 액티브영역과 필드영역이 정의된 n형(또는 p형)반도체기판(1)의 필드영역에 LOCOS(LOCal Oxidation of Silicon)공정으로 필드산화막(2)을 형성한다. 이후에 이후에 상기 필드산화막(2)상에 제 1 산화막과 제 1 폴리실리콘층을 증착한 후 액티브영역상에 일방향의 라인형을 이루도록 제 1 폴리실리콘층과 제 1 산화막을 선택적으로 식각하여서 제 2 산화막(3)과 제 1 폴리실리콘라인(4)을 형성한다. 이후에 상기 전면에 층간절연막(5)과 제 2 폴리실리콘층을 차례로 증착한다. 이때 층간절연막(5)은 ONO(Oxide Nitride Oxide)구조로 형성한다. 그리고 전면에 감광막(7)을 도포한 후 상기 제 1 폴리실리콘라인(4)과 직교하도록 일방향의 라인형으로 감광막(7)을 선택적으로 패터닝한다. 이후에 패터닝된 감광막(7)을 마스크로 상기 제 2 폴리실리콘층을 이방성 식각해서 제어게이트라인(6)을 형성한다.
그리고 도 1 및 도 2b,3b,4b,5b에 도시한 바와 같이 상기 층간절연막(5)을 이방성식각(건식각)해서 인터폴리유전막(5a)을 형성한다. 여기서 층간절연막(5)을 건식각할 때 제 1 폴리실리콘라인(4)측벽의 층간절연막(5)도 제거하기 위해서 제 1 폴리실리콘라인(4)의 두께와 동일한 두께의 타겟으로 진행한다. 이로 인해서 필드산화막(2)의 손실이 발생된다.
이후에 도 1 및 도 2c, 3c, 4c에 도시한 바와 같이 감광막(7)과 제어게이트라인(6)과 인터폴리유전막(5a)을 마스크로 제 1 폴리실리콘라인(4)과 제 1 게이트산화막을 이방성식각해서 부유게이트(4a)와 제 1 게이트산화막(3a)을 형성한다.
이후에 도 2d,3d,4d,5b에 도시한 바와 같이 감광막(7)을 제거한다.
그리고 도 2e,3e,4e,5c에 도시한 바와 같이 전면에 산화막이나 질화막을 증착한 후 이방성 식각해서 제 1 게이트산화막(7)과 부유게이트(4a)와 인터폴리유전막(5a)과 제어게이트라인(6)의 양측면에 측벽스페이서(8)를 형성한다. 이때 필드산화막(2)이 손실된 부분의 양측면에도 측벽스페이서(8)가 형성된다. 이후에 상기 제어게이트라인(6)과 측벽스페이서(8)를 마스크로 전면에 n형(또는 p형)불순물이온을 주입해서 소오스/드레인영역을 형성한다. 이때 손실된 필드산화막(2) 하부의 반도체기판(1)에도 불순물이온이 주입되어서 정션 쇼트가 발생될 수 있다.
상기와 같이 종래 비휘발성 메모리소자의 제조방법은 다음과 같은 문제가 있다.
비휘발성 메모리셀의 게이트를 적층하여 형성할 때 필드산화막의 손실이 발생하면 소오스/드레인영역의 이온주입공정시 필드산화막 하부의 채널스톱영역으로 불순물이 주입되어서 비트라인과 비트라인 사이에 누설전류가 발생된다. 이와 같은 이유로 차후에 프로그램/리드 동작시에 비트라인과 비트라인 사이에 누설전류가 발생되어 정상적인 프로그램/리드 동작이 어려워진다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 필드산화막의 손실을 최소화하며 필드산화막 하부의 채널스톱영역으로 이온이 주입되는 것을 방지하여서 메모리셀의 누설전류를 감소시키기 위한 비휘발성 메모리소자의 제조방법을 제공하는 데 그 목적이 있다.
도 1은 일반적인 ETOX(EPROM with Tunnel Oxide) 플래쉬메모리의 레이아웃도
도 2a 내지 도 2e는 도 1의 Ⅰ-Ⅰ선상의 종래 비휘발성 메모리소자의 공정단면도
도 3a 내지 도 3e는 도 1의 Ⅱ-Ⅱ선상의 종래 비휘발성 메모리소자의 공정단면도
도 4a 내지 도 4e는 도 1의 Ⅲ-Ⅲ선상의 종래 비휘발성 메모리소자의 공정단면도
도 5a 내지 도 5c는 도 1의 Ⅳ-Ⅳ선상의 종래 비휘발성 메모리소자의 공정단면도
도 6a 내지 도 6f는 도 1의 Ⅱ-Ⅱ선상의 본 발명 비휘발성 메모리소자의 공정단면도
도 7a 내지 도 7f는 도 1의 Ⅲ-Ⅲ선상의 본 발명 비휘발성 메모리소자의 공정단면도
도면의 주요 부분에 대한 부호의 설명
31: 반도체기판 32: 필드산화막
33: 제 1 게이트산화막 34: 제 1 폴리실리콘라인
35: 층간절연막 35a: 인터폴리유전막
36: 제 2 폴리실리콘층 36a: 제어게이트라인
37: 캡절연막 38: 감광막
상기와 같은 목적을 달성하기 위한 본 발명 비휘발성 메모리소자의 제조방법은 액티브영역과 필드영역이 정의된 반도체기판의 필드영역에 필드절연막을 형성하는 공정, 상기 반도체기판의 액티브영역상에 일방향의 라인을 갖는 제 1 반도체층을 형성하는 공정, 상기 반도체기판 전면에 층간절연막과 제 2 반도체층과 캡절연막을 차례로 증착하는 공정, 상기 캡절연막을 상기 제 1 반도체층과 직교하는 라인형으로 식각하는 공정, 상기 캡절연막을 마스크로 상기 제 2 반도체층을 패턴하여 제어게이트라인을 형성하는 공정, 상기 캡절연막과 상기 층간절연막을 등방성 식각하여 인터폴리절연막을 형성하는 공정, 상기 캡절연막, 제어게이트라인, 인터폴리절연막을 마스크로 제 1 반도체층을 패터닝하여 일정패턴을 갖는 부유게이트를 형성하는 공정, 상기 부유게이트, 인터폴리절연막, 제어게이트라인의 양측면에 측벽스페이서를 형성하는 공정, 상기 제어게이트라인 양측 반도체기판의 액티브영역에 불순물이온을 주입하는 공정을 통하여 형성함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 비휘발성 메모리소자의 제조방법에 대하여 설명하면 다음과 같다.
도 6a 내지 도 6f는 도 1의 Ⅱ-Ⅱ선상의 본 발명 비휘발성 메모리소자의 공정단면도이고, 도 7a 내지 도 7f는 도 1의 Ⅲ-Ⅲ선상의 본 발명 비휘발성 메모리소자의 공정단면도이다.
본 발명 비휘발성 메모리소자의 제조방법은 도 1 및 도 6a와 도 7a에 도시한 바와 같이 액티브영역과 필드영역이 정의된 n형(또는 p형) 반도체기판(31)의 필드영역에 LOCOS(LOCal Oxidation of Silicon)공정으로 필드산화막(32)을 형성한다. 이후에 이후에 상기 필드산화막(32)상에 제 1 산화막과 제 1 폴리실리콘층을 증착한 후 액티브영역상에 일방향의 라인형을 이루도록 제 1 폴리실리콘층과 제 1 산화막을 선택적으로 식각하여서 제 1 게이트산화막(33)과 제 1 폴리실리콘라인(34)을 형성한다. 그리고 상기 반도체기판(31)전면에 층간절연막(35)과 제 2 폴리실리콘층(36)과 캡절연막(37)을 차례로 증착한다. 이때 층간절연막(35)은 ONO(Oxide Nitride Oxide)구조로 형성한다.
그리고 도 6b와 도 7b에 도시한 바와 같이 전면에 감광막(38)을 도포한 후 상기 제 1 폴리실리콘라인(34)과 직교하도록 일방향의 라인형으로 감광막(38)을 선택적으로 패터닝한다. 이후에 패터닝된 감광막(38)을 마스크로 캡절연막(37)을 식각한다.
그리고 도 6c와 도 7c에 도시한 바와 같이 감광막(38)을 제어한 후 상기 일방향의 라인형의 캡절연막(37)을 마스크로 층간절연막(35)이 드러나도록 제 2 폴리실리콘층(36)을 식각해서 제어게이트라인(36a)을 형성한다.
그리고 도 6d와 도 7d에 도시한 바와 같이 캡절연막(37)과 제어게이트라인(35)을 마스크로 버퍼드 옥사이드 에천트(BOE:Buffered Oxide Etchant)와 인산과 BOE를 차례로 이용하여 상기 층간절연막(35)을 제거하여 인터폴리유전막(35a)을 형성한다. 이때 마스크로 사용된 캡절연막(37)도 층간절연막(35)과 동일한 두께로 등방성 식각된다.
그리고 도 6e와 도 7e에 도시한 바와 같이 상기 캡절연막(37)과 제어게이트라인(36a)과 인터폴리유전막(35a)을 마스크로 제 1 폴리실리콘라인(34)을 식각해서 부유게이트(도면에 도시되지 않음)를 형성한다.
다음에 도 6f와 도 7f에 도시한 바와 같이 전면에 산화막이나 질화막을 증착한 후 이방성식각해서 상기 부유게이트와 인터폴리유전막(35a)과 제어게이트라인(36a)과 캡절연막(37)의 양측면에 측벽스페이서(38)를 형성한다.
그리고 상기 부유게이트와 제어게이트라인(36a)의 양측의 액티브영역에 n형(또는p형)불순물이온을 주입하여서 소오스/드레인영역을 형성한다. 이때 필드산화막(32)은 처음 형성된 것보다 손상되지 않았으므로 이온주입시에 블로킹역할을 한다. 따라서 필드산화막(32)하부의 채널스톱영역으로 이온이 주입되지 않는다.
상기와 같은 본 발명 비휘발성 메모리소자의 제조방법은 다음과 같은 효과가 있다.
인터폴리유전막을 형성하기 위해서 층간절연막을 식각할 때 캡절연막과 등방성 식각하므로 필드산화막의 손실량을 최소화할 수 있다. 이에 따라서 차후의 이온주입공정시 필드산화막 하부의 채널스톱영역으로 이온이 주입되는 것을 방지할 수 있으므로 메모리소자 사이에서 누설전류가 발생하는 것을 방지하여서 프로그램/리드 동작의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (6)
- 액티브영역과 필드영역이 정의된 반도체기판의 필드영역에 필드절연막을 형성하는 공정,상기 반도체기판의 액티브영역상에 일방향의 라인형의 제 1 반도체층을 형성하는 공정,상기 반도체기판 전면에 층간절연막과 제 2 반도체층과 캡절연막을 차례로 증착하는 공정,상기 캡절연막을 상기 제 1 반도체층과 직교하는 라인형으로 식각하는 공정,상기 캡절연막을 마스크로 상기 제 2 반도체층을 패턴하여 제어게이트라인을 형성하는 공정,상기 캡절연막과 상기 층간절연막을 등방성 식각하여 인터폴리절연막을 형성하는 공정,상기 캡절연막, 제어게이트라인, 인터폴리절연막을 마스크로 제 1 반도체층을 패터닝하여 일정패턴을 갖는 부유게이트를 형성하는 공정,상기 부유게이트, 인터폴리절연막, 제어게이트라인의 양측면에 측벽스페이서를 형성하는 공정,상기 제어게이트라인 양측 반도체기판의 액티브영역에 불순물이온을 주입하는 공정을 통하여 형성함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서, 상기 캡절연막은 1000∼3000Å정도의 두께를 갖도록 증착함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서, 상기 라인형의 캡절연막은 감광막을 도포한 후 라인형으로 패터닝한 후 상기 패터닝된 감광막을 마스크로 식각하여 형성함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서, 상기 층간절연막은 ONO(Oxide Nitride Oxide)구조로 형성함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서, 상기 인터폴리절연막은 상기 층간절연막을 버퍼드 옥사이드 에천트(BOE:Buffered Oxide Etchant)와 인산을 이용한 화학적방법으로 제거하여 형성함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
- 제 1 항에 있어서, 상기 인터폴리절연막은 상기 층간절연막을 화학적방법과 기계적방법을 혼합하여 식각하므로써 형성함을 특징으로 하는 비휘발성 메모리소자의 제조방법.
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| KR1019980054170A KR100277893B1 (ko) | 1998-12-10 | 1998-12-10 | 비휘발성 메모리소자의 제조방법 |
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| KR1019980054170A KR100277893B1 (ko) | 1998-12-10 | 1998-12-10 | 비휘발성 메모리소자의 제조방법 |
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ID=19562198
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-
1998
- 1998-12-10 KR KR1019980054170A patent/KR100277893B1/ko not_active IP Right Cessation
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