KR100741275B1 - 반도체 소자 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 게이트가 형성 된 비휘발성 메모리 소자에 캡핑층을 형성한 후 터널산화막의 에지(Edge)부에 국부적으로 캡핑층을 남기는 전면식각 공정을 실시함으로써, 이온주입 공정시 반도체 기판에서 이온 스캐터링에 의한 터널산화막의 특성 열화를 방지하는 반도체 소자 제조 방법에 관한 것이다.
본 발명은 반도체기판 상부에 다수의 게이트를 형성하는 단계; 상기 게이트를 포함하는 전체구조상부에 캡핑층을 형성하는 단계; 상기 게이트의 터널산화막 에지(Edge)부에 국부적으로 상기 캡핑층이 잔류하도록 전면식각 공정을 실시하는 단계; 이온주입 공정을 실시하는 단계를 포함하는 반도체 소자 제조 방법을 개시한다.
터널산화막 에지(Edge)부, 캡핑층(Capping Layer), 스캐터링(Scattering)
Description
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자 형성 공정을 나타낸 단면도 이다.
도 2는 본 발명의 실시예에 따른 반도체 소자 제조 공정에 의해 챠지 트랩이 개선됨을 나타낸 그래프 이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 102 : 터널 산화막
104 : 플로팅 게이트용 제 1 도전층 106 : 유전체막
108 : 컨트롤 게이트용 제 2 도전층 110 : 텅스텐실리사이드
112 : 하드마스크 114 : 캡핑층(Capping Layer)
114a : 국부식각된 캡핑층 116 : 터널산화막 에지부
118 : 저농도 이온주입 영역
본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 게이트가 형성 된 비휘발성 메모리 소자에 캡핑층을 형성한 후 터널산화막의 에지(Edge)부에 국부적으 로 캡핑층을 남기는 전면식각 공정을 실시함으로써, 이온주입 공정시 반도체 기판에서 이온 스캐터링에 의한 터널산화막의 특성 열화를 방지하는 반도체 소자 제조 방법에 관한 것이다.
비휘발성 메모리 소자의 일예로 종래의 플래시 메모리 소자의 게이트 형성 공정을 간략히 설명하면, 반도체 기판에 에스티아이(STI: Shallow Trench Isolation) 공정을 통해 소자분리막을 형성하여 액티브 영역과 필드 영역을 확정한다.
다음, 상기 액티브 영역 위에는 터널 산화막이 일정 두께로 형성되며, 이 터널 산화막 상부에는 플로팅 게이트용 제 1도전층으로 사용되는 예컨대 폴리실리콘막이 형성된다. 상기 폴리실리콘막 상부에는 유전체막이 형성되는데, 이 유전체막은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성된다.
유전체막 상부에는 컨트롤 게이트용 제 2도전층으로 사용되는 예컨대 폴리실리콘막이 형성되며, 이 폴리실리콘막은 모든 단위 셀에 공통되도록 형성된다.
콘트롤 게이트용 폴리실리콘막의 상부에 텅스텐실리사이드가 증착되어 컨트롤 게이트 전극이 형성되고, 상기 컨트롤 게이트 전극의 상부에 다시 게이트 하드마스크를 증착한 후 사진 및 식각 공정으로 게이트들을 형성한다.
다음 상기 게이트들을 커버링하기 위해 재산화 공정을 실시하여 약 30 Å 두께의 얇은 산화막을 형성한 후 저농도 이온주입 영역 형성을 위한 셀 소오스드레인 임플란트(Cell SD Implant)를 실시한다.
그러나, 상기 임플란트는 일반적으로 이온(Ion) 임플란트를 실시하는데, 실 시 과정에서 임플란트에 의한 일부 이온은 스캐터링(Scattering)되어 그 중 일부가 터널산화막의 에지(Edge)부에 챠지 트랩(Charge Trap)을 야기시키거나 터널산화막에 충격을 주어 터널산화막의 열화를 야기시키는 문제점이 있다.
본 발명의 목적은 게이트가 형성 된 비휘발성 메모리 소자에 캡핑층(Capping Layer)을 형성한 후 터널산화막의 에지(Edge)부에 국부적으로 캡핑층을 남기는 전면식각(Etch Back) 공정을 실시함으로써, 이온주입 공정시 반도체 기판에서 이온 스캐터링(Scattering)에 의한 터널산화막의 특성 열화를 방지하는 반도체 소자 제조 방법에 관한 것이다.
본 발명의 일실시예에 따른 반도체 소자 제조 방법은 반도체기판 상부에 다수의 게이트를 형성하는 단계; 상기 게이트를 포함하는 전체구조상부에 캡핑층을 형성하는 단계; 상기 게이트의 터널산화막 에지(Edge)부에 국부적으로 상기 캡핑층이 잔류하도록 전면식각 공정을 실시하는 단계; 이온주입 공정을 실시하는 단계를 포함한다.
상기 다수의 게이트를 형성하는 단계는, 반도체 기판에 터널산화막, 플로팅 게이트용 제 1도전층, 유전체막, 컨트롤 게이트용 제 2도전층 및 텅스텐실리사이드를 순차적으로 형성하는 단계와, 상기 텅스텐실리사이드, 제 2도전층, 유전체막, 제 1도전층 및 터널산화막의 일부를 제거하는 단계를 포함하는 것을 특징으로 한다.
상기 캡핑층은 HLD(High temperature Low pressure Deposition) 방식으로 형성하는 것을 특징으로 한다.
상기 캡핑층의 형성공정은 TEOS : O2 = 190sccm : 5sccm 의 혼합가스와, 113 Pa 의 압력 및 680 ℃ 의 온도하에서 약 1분 40초간 실시되며, 약 100 Å의 두께로 형성되는 것을 특징으로 한다.
상기 캡핑층의 전면식각 공정은 CF4 : CHF3 : Ar = 50 : 60 : 150 의 가스비와, 175 mTorr 의 압력 및 15 ℃ 의 온도하에서 실시되는 것을 특징으로 한다.
이하 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 반도체 소자 제조 공정을 나타낸 도면으로, 도 1a는 종래와 유사한 공정으로 다수의 게이트를 형성한 반도체 소자의 단면도 이다.
도 1a를 참조하면, 반도체 기판(100) 상부에 터널 산화막(102)이 일정 두께로 형성되며, 이 터널 산화막(102) 상부에는 플로팅 게이트용 제 1도전층(104)으로 사용되는 예컨대 제 1폴리실리콘막이 형성된다. 상기 제 1폴리실리콘막 상부에는 유전체막(106)이 형성되는데, 이 유전체막은 산화막, 질화막, 산화막이 순차적으로 적층되어 형성된다.
유전체막(106) 상부에는 컨트롤 게이트용 제 2도전층(108)으로 사용되는 예컨대 제 2폴리실리콘막이 형성되며, 이 폴리실리콘막은 모든 단위 셀에 공통되도록 형성된다.
상기 제 2폴리실리콘막의 상부에 텅스텐실리사이드(110)가 형성되어 제 2폴리실리콘 및 텅스텐실리사이드로 이루어진 컨트롤 게이트 전극이 형성된다. 상기 컨트롤 게이트 전극의 상부에 게이트 하드마스크(112)를 형성한 후 사진 및 식각 공정으로 텅스텐실리사이드(110), 제 2도전층(108), 유전체막(106), 제 1도전층(104), 터널산화막(102)의 일부를 반도체 기판(100)이 노출될 때 까지 식각하여 다수의 게이트를 형성한다.
도 1b는 도 1a의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1b를 참조하면, 다수의 게이트가 형성된 전체기판상부에 캡핑층(Capping Layer)(114)을 형성한다.
상기 캡핑층은 HLD(High temperature Low pressure Deposition) 방식으로 형성되며, 형성 조건은 TEOS : O2 = 190sccm : 5sccm 의 혼합가스(Gas)와, 113 Pa 의 압력 및 680 ℃ 의 온도 이다.
캡핑층은 상기 형성 조건으로 약 1분 40초간 실시하여 약 100 Å의 두께로 형성한다.
도 1c는 도 1b의 다음 공정을 진행한 반도체 소자의 단면도 이다. 도 1c를 참조하면, 전체기판상부에 형성한 캡핑층(114)은 전면식각(Etch Back) 공정에 의해 터널산화막의 에지(Edge)부에만 국부식각된 캡핑층(114a)이 남게된다.
상기 전면식각 공정은 CF4 : CHF3 : Ar = 50 : 60 : 150 의 비율로 섞인 혼합 가스와, 175 mTorr 의 압력 및 15 ℃ 의 온도하에서 실시된다.
다음, 저농도 이온주입 영역(118) 형성을 위한 셀 소오스드레인 임플란트(Cell SD Implant)를 실시한다. 이때 국부식각된 캡핑층(114a)에 의해 터널산화막 에지부(116)가 보호되면서 이온 스캐터링(Scattering)을 방지할 수 있다.
상기와 같은 도 1a 내지 도 1c의 공정을 실시하면, 이온주입 공정시 반도체 기판에서 이온 스캐터링에 의한 터널산화막(102)의 특성 열화를 방지할 수 있어 고품질 제품생산이 가능하다.
도 2는 본 발명의 실시예에 따른 반도체 소자 제조 공정에 의해 챠지 트랩이 개선됨을 나타낸 그래프 이다.
도 2를 참조하면, 그래프의 수직축(Y축)은 챠지 트랩(Charge Trap) 전압(V)을 나타내며 수평축(X축)에는 게이트 형성 후 각각 공정을 달리한 세가지 경우를 Miller 타입과 Real_Topo 타입으로 나누어 그래프로 표시되었다.
즉, 수평축의 첫번째 그래프는 일반적인 공정으로, 게이트 형성 후 850℃ 의 온도하에서 30 Å의 산화막을 형성한 경우로서, Real_Topo 타입의 경우 가장 많은 0.63 볼트의 챠지 트랩 전압을 갖는다.
두번째 그래프는 본 발명에 따른 반도체 소자 제조 공정에 의해 비휘발성 메모리 소자에 캡핑층(Capping Layer)을 형성한 후 터널산화막의 에지(Edge)부에 국부적으로 캡핑층을 남기는 전면식각(Etch Back) 공정을 실시한 경우로서, Real_Topo 타입의 경우 일반적인 공정에 비해 현저하게 낮은 0.2 볼트의 챠지 트랩 전압을 갖게 된다.
즉 본 발명의 적용시 챠지 트랩이 감소되면서 터널산화막의 특성이 기존의 공정에 의한 수치보다 1/3 수준으로 개선된다.
세번째 그래프는 게이트 형성 후 N2 어닐(Anneal) 공정만을 진행한 경우로서, 첫번째 그래프와 마찬가지로 높은 챠지 트랩을 갖는다.
따라서, 본 발명은 터널산화막의 에지(Edge)부에서의 챠지 트랩(Charge Trap)특성을 개선하여 디바이스 소형화에 따른 한계를 극복할 수 있으며, 터널산화막의 특성도 개선되므로 얇은 두께로 높은 신뢰성을 확보하는 것이 가능하다.
본 발명은 도면에 도시된 실시 예를 참고로 설명되었으나, 이는 예시적인 것에 불과하며, 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시 예가 가능하다는 점을 이해할 것이다.
따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
본 발명은 게이트가 형성 된 비휘발성 메모리 소자에 캡핑층(Capping Layer)을 형성한 후 터널산화막의 에지(Edge)부에 국부적으로 캡핑층을 남기는 전면식각(Etch Back) 공정을 실시함으로써, 이온주입 공정시 반도체 기판에서 이온 스캐터링(Scattering)에 의한 터널산화막의 특성 열화를 방지할 수 있어 고품질 제품생산이 가능하다.
또한, 본 발명은 터널산화막의 에지(Edge)부에서의 챠지 트랩(Charge Trap)특성을 개선하여 디바이스 소형화에 따른 한계를 극복할 수 있으며, 터널산화막의 특성도 개선되므로 얇은 두께로 높은 신뢰성을 확보하는 것이 가능하다.
Claims (5)
- 반도체기판 상부에 다수의 게이트를 형성하는 단계;상기 게이트를 포함하는 전체구조상부에 캡핑층을 형성하는 단계;상기 게이트의 측벽 하부에만 상기 캡핑층이 잔류하도록 전면식각 공정을 실시하는 단계;이온주입 공정을 실시하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 다수의 게이트를 형성하는 단계는,반도체 기판에 터널산화막, 플로팅 게이트용 제 1도전층, 유전체막, 컨트롤 게이트용 제 2도전층 및 텅스텐실리사이드를 순차적으로 형성하는 단계와,상기 텅스텐실리사이드, 제 2도전층, 유전체막, 제 1도전층 및 터널산화막의 일부를 제거하는 단계를 포함하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 캡핑층은 HLD(High temperature Low pressure Deposition) 방식으로 형성하는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 캡핑층의 형성공정은 TEOS : O2 = 190sccm : 5sccm 의 혼합가스와, 113 Pa 의 압력 및 680 ℃ 의 온도하에서 1분 40초간 실시되며, 100 Å의 두께로 형성되는 반도체 소자 제조 방법.
- 제 1항에 있어서,상기 캡핑층의 전면식각 공정은 CF4 : CHF3 : Ar = 50 : 60 : 150 의 가스비와, 175 mTorr 의 압력 및 15 ℃ 의 온도하에서 실시되는 반도체 소자 제조 방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20100624 Year of fee payment: 4 |
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