KR100673227B1 - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 셀 사이즈의 증가없이 주변영역의 트랜지스터의 스페이서를 두껍게 하여 주변영역의 트랜지스터의 리키지를 개선시키고, 선택 트랜지스터들의 게이트들 간의 간격을 크게 하여 소스/드레인 콘택 형성 영역을 확보함으로써 ILD 산화막 갭 필 불량 및 소스/드레인 콘택 낫 오프 불량을 방지할 수 있는 플래시 메모리 소자의 제조방법을 제공한다.
이중 스페이서, 에싱, 갭 필
Description
도 1a 내지 도 1c는 기존의 낸드형 플래시 메모리 소자의 공정 단면도를 나타낸다.
도 2a 내지 도 2d는 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 소자의 제조방법을 나타낸 공정 단면도이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 반도체 기판 112 : 터널 산화막
114 : 플로팅 게이트용 폴리 116 : ONO막
118 : 컨트롤 게이트용 폴리 120 : 텅스텐 질화막
122 : 텅스텐막 124 : 하드 마스크
126 : 측벽 스페이서 128 : 제1 산화막 스페이서
130 : 버퍼 산화막 132 : 제2 에싱가능한 스페이서
134 : 포토 레지스트 136 : 스톱퍼 질화막
138 : ILD 산화막
본 발명은 플래시 메모리 소자의 제조 방법에 관한 것으로서, 특히 이중 스페이서를 사용하여 주변회로의 트랜지스터에 필요한 스페이서 두께를 확보하는 낸드형 플래시 메모리 소자의 제조방법에 관한 것이다.
도 1a는 낸드형 플래시 메모리 소자의 레이 아웃을 나타내며, 도 1b는 도 1a의 박스 BOX1의 상세 공정 단면을 나타내고, 도 1c는 도 1a의 박스 BOX2의 상세 공정 단면을 나타낸다.
도 1a에서, DST는 드레인 선택 트랜지스터의 게이트, SST는 소스 선택 트랜지스터의 게이트, MC는 메모리 셀의 게이트를 나타낸다.
도 1a 내지 도 1c에서 선택 트랜지스터들의 게이트들 간의 간격은 스페이서 형성방법 및 두께에 따라 소스/드레인 콘택 형성 및 ILD(Inter Dielectric) 산화막의 갭 필(gap fill) 공정에 영항을 준다. 선택 트랜지스터들의 게이트들 간의 간격을 줄이거나 스페이서 두께를 두껍게 하면 IDL 산화막 갭 필 불량이 발생하거나, 소스/드레인 콘택 형성 시에 낫-오픈(not-open) 불량이 발생한다. IDL 산화막 갭 필 불량과 소스 콘택 및 드레인 콘택 낫 오픈 불량을 방지하기 위해서 선택 트랜지스터들의 게이트들 간의 간격을 크게 하는 경우에는 셀 사이즈가 증가하는 문제점이 있다.
본 발명이 이루고자 하는 기술적 과제는 선택 트랜지스터들의 게이트들 간의 간격을 크게 하여 소스/드레인 콘택 형성 영역을 확보함으로써 ILD 산화막 갭 불량 및 소스/드레인 콘택 낫 오프 불량을 방지하는 것에 있다.
또, 본 발명이 이루고자 하는 기술적 과제는 셀 사이즈의 증가없이 주변영역의 트랜지스터의 스페이서를 두껍게 하여 주변영역의 트랜지스터의 리키지를 개선하는데 있다.
상술한 목적을 달성하기 위한 본 발명의 바람직한 실시예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판 상에 메모리 셀 영역의 게이트들과 주변회로영역의 게이트들을 형성하는 단계; 상기 게이트들의 측벽에 측벽 산화막을 형성한 후에 상기 반도체 기판의 전체 구조 상부에 제1 산화막 스페이서를 증착하고 식각하는 단계; 상기 제2 산화막 스페이서 상에 버퍼 산화막과 제2 스페이서를 순차적으로 형성하는 단계; 상기 주변회로영역의 이온 주입 영역을 제외한 상기 제2 스페이서 위에 포토 레지스트를 증착하는 단계; 상기 주변회로영역의 이온 주입 영역만이 오픈되도록 상기 제2 스페이서를 식각하는 단계; 상기 주변회로영역의 오픈된 영역에만 이온 주입 공정을 수행하는 단계; 및 플라즈마 가스를 이용하여 상기 포토 레지스트와 상기 제2 스페이서를 함께 제거하는 단계를 포함한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하기로 한다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 도면에서 동일한 참조부호는 동일한 부재를 나타낸다.
도 2a 내지 도 2e는 본 발명의 바람직한 실시예에 따른 낸드형 플래시 메모리 소자의 제조방법을 나타낸다.
도 2a를 참조하면, 반도체 기판(100) 상에는 터널 산화막(112), 플로팅 게이트용 폴리(114), ONO막(116), 컨트롤 게이트용 폴리(118), 텅스텐 질화막(WN;120), 텅스텐막(W;122), 및 하드 마스크(124)를 형성한다. 하드 마스크(124)를 패터닝한 후에 패터닝된 하드 마스크(124)를 이용하여 텅스텐막(122), 텅스텐 질화막(120), 컨트롤 게이트용 폴리(118), ONO막(116), 플로팅 게이트용 폴리(114), 및 터널 산화막(112)을 순차적으로 식각하여, 메모리 셀 및 선택 트랜지스터 영역의 게이트들과 주변회로영역의 트랜지스터의 게이트들을 형성한다. 다음에, 게이트 측벽 산화 공정을 수행하여 이들 게이트(112-124)의 측벽에 측벽 산화막(126)을 형성한다. 다음에 N-이온 주입과, 주변영역의 저전압 트랜지스터(얇은 게이트 산화막을 가짐) & 고전압 트랜지스터(두꺼운 게이트 산화막을 가짐; 미도시)의 LDD(Light Doped Drain) & DDD(Double Dose Drain) 이온 주입을 수행한다. 그런 다음, 반도체 기판(100)의 전체 구조 상에 제1 산화막 스페이서(128)를 증착한다. 이 때, 메모리 셀의 게이트들 간의 스페이스가 완전히 매립되도록, 제1 산화막 스페이서(128)를 메 모리 셀 영역의 게이트들 간의 거리(측벽 산화막(126) 포함)의 1/2두께 이상, 즉 게이트들 간의 거리의 50%~70%로 증착한다.
도 2b를 참조하면, 제1 산화막 스페이서(128)를 식각한다. 이 제1 산화막 스페이서(128) 식각 시에 주변회로영역의 저전압 트랜지스터 영역은 실리콘 기판(100)이 리세스(recess)되고 고전압 트랜지스터 영역은 게이트 산화막이 남는다. 저전압 트랜지스터 영역의 실리콘 기판(100)이 리세스되는 두께는 30~100Å이다. 다음에, 식각된 제1 산화막 스페이서(120) 상부와 노출된 기판(100) 상에 이온 주입 버퍼 산화막(130)을 50~150Å의 두께로 증착한다.
도 2c를 참조하면, 버퍼 산화막(130) 상에 제2 에싱가능한(ashable) 스페이서(132)를 300Å이상으로 증착한다. 에싱가능한 물질로서는 아모포스 카본(amorphous carbon)을 사용한다.
도 2d를 참조하면, 메모리 셀 및 선택 트랜지스터 영역과 주변회로영역의 NMOS(또는 PMOS) 트랜지스터 영역의 제2 에싱 가능한 스페이서(132)를 N+(또는 P+)이온 주입 마스크로 하여, 포토 레지스트 패턴(134)을 형성한다. 다음에 포토 레지스트 패턴(134)을 이용하여 N+(또는 P+) 이온 주입 영역만이 오픈되도록 제2 에싱가능한 스페이서(132)를 시작한다. 그 다음, 오픈된 이온 주입 영역에 N+(또는 P+) 이온 주입을 수행한다. 여기서, 제2 에싱가능한 스페이서(132)의 식각 가스로서 xCO/yN2/zO2/uNH3를 사용한다. x,y,z,u는 5~100sccm으로 한다. 또, 제2 에싱 가능한 스페이서(132) 식각 시에 산화막(130)에 대한 식각 선택비는 30:1이상이다. 이렇게 산화막에 대하여 높은 선택비를 가진 식각가스를 사용하여 제2 에싱 가능한 스페이서(132)를 식각하면 이온 주입 버퍼 산화막(130)의 손실을 최소화시킬 수 있다.
도 2d에서와 같이 제2 에싱 가능한 스페이서(132)를 증착한 상태에서 주변회로영역에 N+(또는 P+) 이온 주입을 수행하면, 주변회로영역의 트랜지스터들의 게이트 스페이서가 두껍게 형성되어, 주변회로영역의 트랜지스터들의 리키지가 감소한다.
도 2e를 참조하면, O2 플라즈마 가스를 이용하여 포토 레지스트 패턴(134)을 제거하는데, 이때, 제2 에싱가능한 스페이서(132)도 함께 제거된다. 포토 레지스트 패턴(134) 및 제2 에싱 가능한 스페이서(132)를 제거한 후에, 웨이퍼 크리닝을 진행한다. 다음에 버퍼 산화막(130) 위에 콘택 스톱퍼 질화막(136)를 증착하고, 이 콘택 스톱퍼 질화막(136) 위에 ILD 산화막(136) 갭 필 공정을 수행한다.
도 2e에서와 같이, O2 플라즈마를 이용하여 포토 레지스트 패턴(134)을 제거할 때 제2 에싱가능한 스페이서(132)도 함께 제거하면, 소스/드레인 콘택 형성 영역의 공간이 확보되어, ILD 산화막 갭 필 불량 및 소스/드레인 콘택 낫 오픈 불량이 발생하지 않는다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이, 본 발명에 의하면, 70nm이하 낸드형 플래시 소자에서 셀 사이즈 증가 없이 N+(또는 P+) 이온 주입 공정 전에 주변영역의 게이트에 에싱가능한 스페이서를 증착하여 스페이서를 두껍게 함으로써 주변회로영역의 트랜지스터의 리키지를 개선할 수 있다.
또한, 소스/드레인 콘택 형성 영역의 공간을 확보하여 ILD 산화막 갭 필 불량 및 소스/드레인 콘택 낫 오픈 불량을 개선할 수 있다. 그 결과, 넷 다이 증가를 증가시킬 수 있다.
Claims (12)
- 반도체 기판 상에 메모리 셀 영역의 게이트들과 주변회로영역의 게이트들을 형성하는 단계;상기 게이트들의 측벽에 측벽 산화막을 형성한 후에 상기 반도체 기판의 전체 구조 상부에 제1 산화막 스페이서를 증착하고 식각하는 단계;상기 제1 산화막 스페이서 상에 버퍼 산화막과 제2 스페이서를 순차적으로 형성하는 단계;상기 주변회로영역의 이온 주입 영역을 제외한 상기 제2 스페이서 위에 포토 레지스트를 증착하는 단계;상기 주변회로영역의 이온 주입 영역만이 오픈되도록 상기 제2 스페이서를 식각하는 단계; 및상기 주변회로영역의 오픈된 영역에만 이온 주입 공정을 수행하는 단계; 및플라즈마 가스를 이용하여 상기 포토 레지스트와 상기 제2 스페이서를 함께 제거하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제1 산화막 스페이서를 상기 측벽 산화막을 포함하는 상기 메모리 셀 영역의 상기 게이트들 간 거리의 50~70%의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 삭제
- 제 3 항에 있어서,상기 저전압 트랜지스터 영역의 실리콘 기판은 30~100Å의 두께로 리세스되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 버퍼 산화막을 50~150Å의 두께로 형성하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법
- 제 1 항에 있어서,상기 제2 스페이서는 O2 플라즈마 가스로 제거할 수 있는 물질로 이루어진 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제2 스페이서는 아모포스 카본으로 형성되는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 삭제
- 제 1 항에 있어서,상기 제2 스페이서 식각 시에 상기 버퍼 산화막에 대한 식각 선택비가 30:1인 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 제2 스페이서 식각가스로서 CO/N2/O2/NH3를 사용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 9 항에 있어서,상기 CO 가스, 상기 N2 가스, 상기 O2 가스 및 상기 NH3 가스의 공급 유량이 각각 5~100sccm인 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
- 제 1 항에 있어서,상기 플라즈마 가스로서 O2 플라즈마 가스를 이용하는 것을 특징으로 하는 플래시 메모리 소자의 제조방법.
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