KR101025925B1 - 비휘발성 메모리 소자의 제조 방법 - Google Patents

비휘발성 메모리 소자의 제조 방법 Download PDF

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Abstract

본 발명은 로직 영역, 고전압 영역 및 셀 영역이 분리된 반도체 기판에 터널 산화막을 형성하는 단계와; 상기 터널 산화막 상에 제 1 실리콘 및 제 1 산화막을 증착하는 단계와; 상기 셀 영역의 제 1 산화막을 식각 공정으로 제거하고 제 2 실리콘 및 IPD를 증착한 후 플로팅 게이트 패턴용 제 1 포토 레지스트 패턴을 형성하는 단계계와; 상기 제 1 포토 레지스트 패턴을 이용한 식각 공정을 진행하여 셀 영역에 플로팅 게이트를 형성하고 로직 영역 및 고전압 영역의 IPD와 제 2 실리콘 및 제 1 산화막을 제거하는 단계와; 상기 제 1 포토 레지스트 패턴을 제거한 후 로직 영역만 오픈되도록 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 식각 마스크로 로직 영역의 제 1 실리콘 및 터널 산화막을 제거하는 단계와; 상기 제 2 포토레지스트 패턴을 제거한 후 산화 공정을 진행하는 단계를 포함하여 구성된다. 이러한 본 발명에 따르면, 고전압 영역에 산화된 실리콘막과 터널 산화막의 이중 구조 산화막을 형성하여, 별도의 산화 공정을 추가하지 않고도 로직 영역의 산화막 보다 두꺼운 게이트 산화막을 형성함으로써, 고전압에 파괴되지 않는 트랜지스터를 제조할 수 있다.
고전압, 로직, 게이트 산화막, 실리콘막

Description

비휘발성 메모리 소자의 제조 방법{METHOD FOR MANUFACTURING OF FLASH MEMORY DEVICE}
도1a 내지 도1f는 본 발명에 의한 비휘발성 메모리 소자의 제조 방법의 제 1 실시예를 나타낸 순차적인 공정 단면도이다.
도2a 내지 도2f는 본 발명에 의한 비휘발성 메모리 소자의 제조 방법의 제 2 실시예를 나타낸 순차적인 공정 단면도이다.
- 도면의 주요부분에 대한 부호의 설명 -
100 : 실리콘 기판 102 : 소자 분리막
104 : 터널 산화막 106 : 제 1 실리콘
108 : 제 1 산화막 110 : 제 2 실리콘막
112 : ILD 114 : 플로팅 게이트
116 : 제 2 산화막 118 : 고전압 게이트 산화막
120 :폴리실리콘 122:: 게이트
124 : 스페이서 126 : 소오스/드레인
128 : 층간 절연막 130 : 금속 배선
본 발명은 비휘발성 메모리 소자의 제조 방법에 관한 것으로, 보다 상세하게는 로직 고전압 영역의 게이트 산화막을 별도의 추가 산화 공정을 진행하지 않고도 주변 영역의 게이트 산화막 보다 두껍게 형성함으로써 고전압에 파괴되지 않는 트랜지스터를 제조할 수 있도록 하는 비휘발성 메모리 소자의 제조 방법에 관한 것이다.
플래시 메모리나 EEPROM은 전원의 공급을 중단하여도 기록상태를 유지할 수 있는 메모리 소자로, 일반적인 모스 트랜지스터 구조에 전하를 축적할 수 있는 플로팅게이트(Floating gate)를 포함하고 있다. 즉, 상기 비휘발성 플래시 메모리 소자에 있어서는 반도체 기판 상에 터널 산화막이라고 불리는 얇은 게이트 산화막을 개재하여 플로팅 게이트가 형성되어 있고, 상기 플로팅게이트 상부에 게이트 층간 유전막을 개재하여 콘트롤 게이트(Control gate) 전극이 형성되어 있다. 따라서, 상기 플로팅 게이트는 상기 터널 산화막 및 상기 게이트 층간 유전막에 의해 상기 반도체 기판 및 상기 콘트롤 게이트 전극과 전기적으로 절연이 되어 있다.
상술한 비휘발성 메모리 소자의 데이타 기입(program) 방법은 F-N 터널링(Fowler-Nordheim tunneling)을 이용하는 방법과 열전자 주입방법(Hot Electron Injection)을 이용하는 방법이 있다. 상기 열전자 주입 방식 또는 F-N 터널링 방식은 일반적으로 7~15V 정도에서 일어나는 현상으로 일반 로직에서 사용하는 전압 보다 훨씬 높은 전압이다. 그래서 플래시나 EEPROM은 항상 로직 보다 높은 전압에서 동작되고 파괴되지 않아야 하므로, 로직 영역 보다 두꺼운 게이트 산화막을 갖는 트랜지스터가 필요하다.
이렇게 각기 다른 두께를 갖는 게이트 산화막을 갖는 트랜지스터를 제조하기 위해서는 게이트 형성 공정이 여러번의 산화 공정이 진행되어야 하기 때문에 공정 시간이 길고, 이리 형성된 플로팅 게이트의 높이로 인하여 EEPROM 셀 콘트롤 게이트 및 로직 게이트를 분리해서 형성해야 하는 단점이 있었다.
상기와 같은 문제점을 해결하기 위한 본 발명은 고전압 영역의 터널 산화막 상부에 실리콘막이 형성되도록 하고, 로직 영역의 기판이 드러나도록 한 후 산화 공정을 진행함으로써, 로직 영역은 기판이 산화된 게이트 유전체막을 고전압 영역은 산화된 실리콘막과 터널 산화막의 이중 구조 산화막을 게이트 유전체막으로 이용함으로써 한번의 게이트 산화 공정으로 고전압 영역과 로직 영역이 각기 다른 산화막 두께를 갖도록 할 수 있도록 하는 비휘발성 메모리 소자의 제조 방법을 제공하기 위한 것이다.
상기와 같은 목적을 실현하기 위한 본 발명의 첫 번째 비휘발성 메모리 소자의 제조 방법은 로직 영역, 고전압 영역 및 셀 영역이 분리된 반도체 기판에 터널 산화막을 형성하는 단계와; 상기 터널 산화막 상에 제 1 실리콘 및 제 1 산화막을 증착하는 단계와; 상기 셀 영역의 제 1 산화막을 식각 공정으로 제거하고 제 2 실리콘 및 IPD를 증착한 후 플로팅 게이트 패턴용 제 1 포토 레지스트 패턴을 형성하는 단계계와; 상기 제 1 포토 레지스트 패턴을 이용한 식각 공정을 진행하여 셀 영역에 플로팅 게이트를 형성하고 로직 영역 및 고전압 영역의 IPD와 제 2 실리콘 및 제 1 산화막을 제거하는 단계와; 상기 제 1 포토 레지스트 패턴을 제거한 후 로직 영역만 오픈되도록 제 2 포토레지스트 패턴을 형성하는 단계와; 상기 제 2 포토레지스트 패턴을 식각 마스크로 로직 영역의 제 1 실리콘 및 터널 산화막을 제거하는 단계와; 상기 제 2 포토레지스트 패턴을 제거한 후 산화 공정을 진행하는 단계를 포함하여 구성된다.
상기와 같은 목적을 해결하기 위한 본 발명의 두 번째 비휘발성 메모리 소자의 제조 방법은 로직 영역, 고전압 영역 및 셀 영역이 분리된 반도체 기판에 터널 산화막을 형성하는 단계와; 상기 터널 산화막 상에 제 1 실리콘 및 제 1 산화막을 증착하는 단계와; 상기 셀 영역 및 로직 영역의 제 1 산화막을 식각 공정으로 제거하고 제 2 실리콘 및 IPD를 증착한 후 플로팅 게이트 패턴용 포토 레지스트 패턴을 형성하는 단계와; 상기 포토 레지스트 패턴을 이용한 식각 공정을 진행하여 셀 영역에 플로팅 게이트를 형성하고 로직 영역 및 고전압 영역의 IPD와 제 2 실리콘 및 제 1 산화막을 제거하는 단계와; 상기 포토 레지스트 패턴을 제거한 후 산화 공정 을 진행하는 단계를 포함하여 구성된다.
상기 본 발명의 비휘발성 메모리 소자의 제조 방법에 따르면, 실리콘막을 터널 산화막 상부에 형성하고, 고전압 영역에만 실리콘막이 남도록 하고, 로직, 고전압 및 셀 영역 전면에 산화 공정을 진행함으로써, 고전압 영역의 실리콘막이 산화되어 터널 산화막과 산화된 실리콘막 이중구조의 게이트 유전막이 형성되도록 하여 별도의 산화 공정을 진행하지 않고도 다른 지역보다 두꺼운 산화막을 갖도록 함으로써, 결국 고전압에서 파괴되지 않는 트랜지스터를 제조할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부된 도면을 참조하여 설명한다. 또한 본 실시예는 본 발명의 권리범위를 한정하는 것은 아니고, 단지 예시로 제시된 것이며 종래 구성과 동일한 부분은 동일한 부호 및 명칭을 사용한다.
도1a 내지 도1f는 본 발명에 의한 비휘발성 메모리 소자의 제조 방법의 제 1 실시예를 나타낸 순차적인 공정 단면도이다.
우선, 실리콘 기판(100)에 통상의 소자 분리 공정으로 소자 분리막(102)을 형성하여 로직 영역(A), 고전압 영역(B) 및 셀 영역(C)을 분리한다. 그리고, 셀 영역만 오픈 되도록 포토레지스트 패턴(미도시함)을 형성한 후에 셀 영역에 웰 임플란트 공정을 진행한다.
이어서, 상기 포토레지스트 패턴을 제거한 후에 실리콘 기판 전면에 터널 산화막(104)을 형성하고 제 1 실리콘(106)과 제 1 산화막(108)을 증착한다. 이때, 상기 제 1 실리콘은 포스포러스가 도핑된 비정질 폴리실리콘으로 50~200Å 증착하는 것이 바람직하며, 상기 제 1 산화막(108)은 SiH4 또는 TEOS 등의 가스를 이용하여 50~200Å 두께로 증착한다. 그리고, 상기 셀 영역이 오픈되도록 포토레지스트 패턴(PR1)을 상기 산화막(108) 상부에 형성한다.
그런 다음, 상기 셀 영역(C)의 제 1 산화막(108)을 식각 공정을 통해 제거한 후에 도1b에 도시된 바와 같이 제 2 실리콘(110) 및 IPD(Inter Poly Dielectric : 112)를 증착하고, 그 상부에 셀 영역에 플로팅 게이트 패턴용 포토 레지스트 패턴(PR2)을 형성한다. 이때, 상기 제 2 실리콘(110)은 도핑되지 않은 비정질 폴리실리콘을 500~1000Å 두께로 증착한 후 포스포러스 임플란트 공정을 진행하거나, 포스포러스가 도핑된 비정질 폴리실리콘을 500~1000Å 두께로 증착하여 형성한다.
이어서, 상기 포토 레지스트 패턴(PR2)을 이용한 식각 공정을 진행하여 셀 영역에 플로팅 게이트(114)를 형성하고, 로직 영역(A) 및 고전압 영역(B)의 IPD(112)와 제 2 실리콘(110) 및 제 1 산화막(108)을 제거한다. 그런 다음, 상기 포토 레지스트 패턴(PR2)을 제거한다.
그리고, 도1c에 도시된 바와 같이 로직 영역(A)만 오픈되도록 포토레지스트 패턴(PR3)을 형성한다.
다음 단계로, 식각 공정을 진행하여 상기 로직 영역(A)의 제 1 실리콘(106) 및 터널 산화막(104)을 제거하고 나서, 상기 포토레지스트 패턴(PR3)을 완전히 제거한다. 이때, 상기 포토레지스트 패턴(PR3)를 제거하기 전에 N2 이온 주입을 실시하여 로직 영역을 N2로 도핑시키는 공정을 더 진행할 수도 있다.
그런 후에 산화 공정을 진행하여 도1d에 도시된 바와 같이 로직 및 셀 영역에 제 2 산화막(116)이 형성되도록 하고, 고전압 영역에는 제 1 실리콘이 산화되어 터널 산화막(104)과 산화된 폴리실리콘(106')의 이중 구조의 산화막(118)이 형성되도록 한다. 그리고 나서, 폴리 실리콘(120)을 증착하고 게이트 패턴을 형성하기 위한 포토레지스트 패턴(PR4)을 형성한다.
상기 포토레지스트 패턴(PR4)을 이용한 식각 공정으로 로직 및 고전압 영역에 게이트(122)를 형성하고, 셀 영역에는 콘트롤 게이트를 패터닝한다. 그리고, 도1e에 도시된 바와 같이 각각의 게이트 측벽에 스페이서(124)를 형성한 후 불순물 이온 주입을 실시하여 소오스/드레인 접합 영역(126)을 형성한다.
후속 공정으로 층간 절연막(128)을 증착하여 상기 결과물을 매립한 후 통상적인 금속 배선(130) 공정을 진행한다.
도2a 내지 도2f는 본 발명에 의한 비휘발성 메모리 소자의 제조 방법의 제 2 실시예를 나타낸 순차적인 공정 단면도이다.
우선, 도2a에 도시된 바와 같이 실리콘 기판(200)에 통상의 소자 분리 공정으로 소자 분리막(202)을 형성하여 로직 영역(A), 고전압 영역(B) 및 셀 영역(C)을 분리한다. 그리고, 셀 영역만 오픈 되도록 포토레지스트 패턴(미도시함)을 형성한 후에 셀 영역에 웰 임플란트 공정을 진행한다.
이어서, 상기 포토레지스트 패턴을 제거한 후에 실리콘 기판 전면에 터널 산화막(204)을 형성하고 제 1 실리콘(206)과 제 1 산화막(208)을 증착한다. 이때, 상기 제 1 실리콘은 포스포러스가 도핑된 비정질 폴리실리콘으로 50~200Å 증착하는 것이 바람직하며, 상기 제 1 산화막(108)은 SiH4 또는 TEOS 등의 가스를 이용하여 50~200Å 두께로 증착한다. 그리고, 상기 고전압 영역(B)만 블로킹 되도록 포토레지스트 패턴(PR1)을 상기 산화막(208) 상부에 형성한다.
그런 다음, 식각 공정을 진행하여 상기 로직 영역(A) 및 셀 영역(C)의 제 1 산화막(108)을 제거한 후에 상기 포토레지스트 패턴(PR1)을 제거하고, 도2b에 도시된 바와 같이 제 2 실리콘(210) 및 IPD(Inter Poly Dielectric : 212)를 증착하고, 그 상부에 셀 영역에 플로팅 게이트 패턴용 포토 레지스트 패턴(PR2)을 형성한다. 이때, 상기 제 2 실리콘(210)은 도핑되지 않은 비정질 폴리실리콘을 500~1000Å 두께로 증착한 후 포스포러스 임플란트 공정을 진행하거나, 포스포러스가 도핑된 비정질 폴리실리콘을 500~1000Å 두께로 증착하여 형성한다.
이어서, 상기 포토 레지스트 패턴(PR2)을 이용한 식각 공정을 진행하여 셀 영역에 플로팅 게이트(214)를 형성하고 나서, 로직 영역(A)과 고전압 영역(B)의 IPD(212)와 제 2 실리콘(210)을 제거한 후에 로직 영역의 제 1 산화막(208)을 습식 식각 공정을 통해 제거하여 도2c와 같은 결과물을 형성한다.
다음 단계로, 상기 포토레지스트 패턴(PR2)을 완전히 제거한다. 이때, 상기 포토레지스트 패턴(PR3)를 제거하기 전에 N2 이온 주입을 실시하여 로직 영역을 N2로 도핑시키는 공정을 더 진행함으로써, 후속 로직 산화막이 N2 가 도핑된 산화막이 되도록할 수도 있다.
그런 후에 산화 공정을 진행하여 도2d에 도시된 바와 같이 로직 및 셀 영역 에 제 2 산화막(216)이 형성되도록 하고, 고전압 영역에는 제 1 실리콘이 산화되어 터널 산화막(204)과 산화된 폴리실리콘(206')의 이중 구조의 산화막(218)이 형성되도록 한다. 이때, 상기 고전압 영역에 이중 구조의 산화막은 로직 영역에 비하여 두께가 두껍게 형성되기 때문에 높은 전압에서 동작하고 파괴되지 않도록 할 수 있다. 그리고 나서, 제 2 폴리 실리콘(220)을 증착하고 게이트 패턴을 형성하기 위한 포토레지스트 패턴(PR3)을 형성한다.
상기 포토레지스트 패턴(PR3)을 이용한 식각 공정으로 로직 및 고전압 영역에 게이트(222)를 형성하고, 셀 영역에는 콘트롤 게이트를 패터닝한다. 그리고, 도2e에 도시된 바와 같이 각각의 게이트 측벽에 스페이서(224)를 형성한 후 불순물 이온 주입을 실시하여 소오스/드레인 접합 영역(226)을 형성한다.
후속 공정으로 층간 절연막(228)을 증착하여 상기 결과물을 매립한 후 통상적인 금속 배선(230) 공정을 진행한다.
상기한 바와 같이 본 발명은 별도의 사진 및 식각 공정과 산화 공정의 증가 없이 두께가 각각 다른 고전압 영역과 로직 영역의 산화막을 동시에 형성함으로써 게이트 산화막의 질을 향상시키고 한번의 게이트 산화 공정으로 각기 다른 두께의 산화막을 형성함으로써 두께 조절이 용이한 이점이 있다.

Claims (12)

  1. 로직 영역, 고전압 영역 및 셀 영역이 분리된 반도체 기판에 터널 산화막을 형성하는 단계와;
    상기 터널 산화막 상에 제 1 실리콘 및 제 1 산화막을 증착하는 단계와;
    상기 셀 영역의 제 1 산화막을 식각 공정으로 제거하고 제 2 실리콘 및 IPD를 증착한 후 플로팅 게이트 패턴용 제 1 포토 레지스트 패턴을 형성하는 단계계와;
    상기 제 1 포토 레지스트 패턴을 이용한 식각 공정을 진행하여 셀 영역에 플로팅 게이트를 형성하고 로직 영역 및 고전압 영역의 IPD와 제 2 실리콘 및 제 1 산화막을 제거하는 단계와;
    상기 제 1 포토 레지스트 패턴을 제거한 후 로직 영역만 오픈되도록 제 2 포토레지스트 패턴을 형성하는 단계와;
    상기 제 2 포토레지스트 패턴을 식각 마스크로 로직 영역의 제 1 실리콘 및 터널 산화막을 제거하는 단계와;
    상기 제 2 포토레지스트 패턴을 제거한 후 산화 공정을 진행하는 단계를
    포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  2. 제 1항에 있어서, 상기 제 1 실리콘은 포스포러스가 도핑된 비정질 폴리실리 콘으로 50~200Å 증착하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  3. 제 1항에 있어서, 상기 제 1 산화막은 SiH4 또는 TEOS 가스를 이용하여 50~200Å 두께로 증착하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  4. 제 1항에 있어서, 상기 제 2 실리콘은 도핑되지 않은 비정질 폴리실리콘을 500~1000Å 두께로 증착한 후 포스포러스 임플란트 공정을 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  5. 제 1항에 있어서, 상기 제 2 실리콘은 포스포러스가 도핑된 비정질 폴리실리콘을 500~1000Å 두께로 증착하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  6. 제 1항에 있어서, 상기 제 2 포토레지스트 패턴를 제거하기 전에 N2 이온 주입을 실시하여 로직 영역을 N2로 도핑시키는 공정을 더 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  7. 로직 영역, 고전압 영역 및 셀 영역이 분리된 반도체 기판에 터널 산화막을 형성하는 단계와;
    상기 터널 산화막 상에 제 1 실리콘 및 제 1 산화막을 증착하는 단계와;
    상기 셀 영역 및 로직 영역의 제 1 산화막을 식각 공정으로 제거하고 제 2 실리콘 및 IPD를 증착한 후 플로팅 게이트 패턴용 포토 레지스트 패턴을 형성하는 단계와;
    상기 포토 레지스트 패턴을 이용한 식각 공정을 진행하여 셀 영역에 플로팅 게이트를 형성하고 로직 영역 및 고전압 영역의 IPD와 제 2 실리콘 및 제 1 산화막을 제거하는 단계와;
    상기 포토 레지스트 패턴을 제거한 후 산화 공정을 진행하는 단계를
    포함하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  8. 제 7항에 있어서, 상기 제 1 실리콘은 포스포러스가 도핑된 비정질 폴리실리콘으로 50~200Å 증착하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  9. 제 7항에 있어서, 상기 제 1 산화막은 SiH4 또는 TEOS 가스를 이용하여 50~200Å 두께로 증착하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  10. 제 7항에 있어서, 상기 제 2 실리콘은 도핑되지 않은 비정질 폴리실리콘을 500~1000Å 두께로 증착한 후 포스포러스 임플란트 공정을 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  11. 제 7항에 있어서, 상기 제 2 실리콘은 포스포러스가 도핑된 비정질 폴리실리콘을 500~1000Å 두께로 증착하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
  12. 제 7항에 있어서, 상기 산화 공정을 진행하기 전에 로직 영역을 N2로 도핑시키는 공정을 더 진행하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조 방법.
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