KR100882741B1 - 불휘발성 메모리 장치의 제조 방법 및 불휘발성 메모리장치 - Google Patents
불휘발성 메모리 장치의 제조 방법 및 불휘발성 메모리장치 Download PDFInfo
- Publication number
- KR100882741B1 KR100882741B1 KR1020070047383A KR20070047383A KR100882741B1 KR 100882741 B1 KR100882741 B1 KR 100882741B1 KR 1020070047383 A KR1020070047383 A KR 1020070047383A KR 20070047383 A KR20070047383 A KR 20070047383A KR 100882741 B1 KR100882741 B1 KR 100882741B1
- Authority
- KR
- South Korea
- Prior art keywords
- pattern
- photoresist pattern
- forming
- region
- insulating
- Prior art date
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 238000000034 method Methods 0.000 claims abstract description 108
- 239000000758 substrate Substances 0.000 claims abstract description 43
- 239000004065 semiconductor Substances 0.000 claims abstract description 42
- 238000000059 patterning Methods 0.000 claims abstract description 29
- 229920002120 photoresistant polymer Polymers 0.000 claims description 212
- 239000010410 layer Substances 0.000 claims description 169
- 238000003860 storage Methods 0.000 claims description 68
- 239000011229 interlayer Substances 0.000 claims description 34
- 239000012535 impurity Substances 0.000 claims description 29
- 125000006850 spacer group Chemical group 0.000 claims description 29
- 238000005530 etching Methods 0.000 claims description 25
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 23
- 238000006243 chemical reaction Methods 0.000 claims description 20
- 230000002265 prevention Effects 0.000 claims description 20
- 239000000463 material Substances 0.000 claims description 16
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 14
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 238000009832 plasma treatment Methods 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 5
- 230000000149 penetrating effect Effects 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 3
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 3
- 229920005591 polysilicon Polymers 0.000 claims description 3
- 229910052751 metal Inorganic materials 0.000 description 10
- 239000002184 metal Substances 0.000 description 10
- 230000010354 integration Effects 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 5
- 150000004706 metal oxides Chemical class 0.000 description 5
- 238000000231 atomic layer deposition Methods 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 229910021332 silicide Inorganic materials 0.000 description 4
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 4
- 238000004380 ashing Methods 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- 229910052735 hafnium Inorganic materials 0.000 description 2
- VBJZVLUMGGDVMO-UHFFFAOYSA-N hafnium atom Chemical compound [Hf] VBJZVLUMGGDVMO-UHFFFAOYSA-N 0.000 description 2
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 239000002159 nanocrystal Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- 238000000926 separation method Methods 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 description 2
- BPQQTUXANYXVAA-UHFFFAOYSA-N Orthosilicate Chemical compound [O-][Si]([O-])([O-])[O-] BPQQTUXANYXVAA-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000006227 byproduct Substances 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000004132 cross linking Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000010292 electrical insulation Methods 0.000 description 1
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 1
- 239000002784 hot electron Substances 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- BPUBBGLMJRNUCC-UHFFFAOYSA-N oxygen(2-);tantalum(5+) Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[Ta+5].[Ta+5] BPUBBGLMJRNUCC-UHFFFAOYSA-N 0.000 description 1
- RVTZCBVAJQQJTK-UHFFFAOYSA-N oxygen(2-);zirconium(4+) Chemical compound [O-2].[O-2].[Zr+4] RVTZCBVAJQQJTK-UHFFFAOYSA-N 0.000 description 1
- 239000003504 photosensitizing agent Substances 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 229920006254 polymer film Polymers 0.000 description 1
- VSZWPYCFIRKVQL-UHFFFAOYSA-N selanylidenegallium;selenium Chemical compound [Se].[Se]=[Ga].[Se]=[Ga] VSZWPYCFIRKVQL-UHFFFAOYSA-N 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
- 230000005641 tunneling Effects 0.000 description 1
- 229910001928 zirconium oxide Inorganic materials 0.000 description 1
- GFQYVLUOOAAOGM-UHFFFAOYSA-N zirconium(iv) silicate Chemical compound [Zr+4].[O-][Si]([O-])([O-])[O-] GFQYVLUOOAAOGM-UHFFFAOYSA-N 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28123—Lithography-related aspects, e.g. sub-lithography lengths; Isolation-related aspects, e.g. to solve problems arising at the crossing with the side of the device isolation; Planarisation aspects
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Landscapes
- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Non-Volatile Memory (AREA)
Abstract
불휘발성 메모리 장치의 제조 방법에서, 반도체 기판 상에 제1 개구를 갖는 제2 절연 패턴, 전하 저장막 패턴 및 제1 절연 패턴을 형성한다. 그리고, 제2 절연 패턴의 일부를 제거하여 전하 저장막 패턴의 제2 영역 및 제 3 영역을 노출시키는 제2 개구를 갖는 제3 절연 패턴을 형성한다. 그리고, 제3 절연 패턴 상에 도전막을 형성하고, 도전막 상에 일정 간격을 갖는 제1 포토 포토레지스트 패턴 및 각각의 제1 포토레지스트 패턴 사이에 배치된 제2 포토레지스트 패턴을 포함하는 포토레지스트 패턴을 형성한다. 그리고, 포토레지스트 패턴을 식각 마스크로 사용하여 도전막, 제3 절연 패턴, 전하 저장막 패턴 및 제1 절연 패턴을 패터닝하여 제1 영역에는 공통 소스 라인을 형성하고, 제2 영역에는 그라운드 선택 라인을 형성하며, 제3 영역에는 스트링 선택 라인을 형성하고, 제1 영역 내지 제3 영역을 제외한 제4 영역에는 게이트 구조물들을 형성한다.
Description
도 1 내지 도 9는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 10 내지 도 13은 도 7의 포토레지스트 패턴 형성 방법의 일 예를 설명하기 위한 단면도들이다.
도 14 내지 도 17은 도 7의 포토레지스트 패턴 형성 방법의 다른 예를 설명하기 위한 단면도들이다.
도 18 내지 도 22는 도 7의 포토레지스트 패턴 형성 방법의 또 다른 예를 설명하기 위한 단면도들이다.
도 23 내지 도 28은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 29는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100, 500 : 불휘발성 메모리 장치 200, 510 : 반도체 기판
205, 515 : 제1 절연막 210, 520 : 전하 저장막
211, 521 : 제2 절연막 215, 525 : 제1 영역
220, 530 : 제1 개구 225, 535 : 제1 절연 패턴
230, 540 : 전하 저장막 패턴 235, 541 : 제2 절연 패턴
240, 545 : 제2 영역 245, 550 : 제3 영역
250, 555 : 제2 개구 255, 560 : 제3 절연 패턴
260, 565 : 도전막 270: 포토레지스트 패턴
300, 590: 게이트 구조물 305: 제4 영역
350, 640: 공통 소스 라인 360, 650: 그라운드 선택 라인
370, 660: 스트링 선택 라인 380: 층간 절연막
385: 제5 영역 390: 콘택
700 : 불휘발성 메모리 장치 710 : 그라운드 선택 라인
720 : 스트링 선택 라인 730 : 게이트 구조물
732 : 제1 게이트 구조물 734 : 제2 게이트 구조물
740 : 공통 소스 라인
본 발명은 불휘발성 메모리 장치의 제조 방법에 관한 것이다. 보다 상세하게는, 공통 소스 라인을 포함하는 불휘발성 메모리 장치의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 데이터의 입·출력이 상대적으로 빠른 반면, 시간이 경과됨에 따라 데이터가 소실되는 휘발성(volatile) 메모리 장치와, ROM(read only memory)과 같이 데이터의 입·출력이 상대적으로 느리지만, 데이터를 영구 저장이 가능한 불휘발성(non-volatile) 메모리 장치로 구분될 수 있다. 상기 불휘발성 메모리 장치의 경우, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable programmable read only memory) 또는 플래시 EEPROM 메모리에 대한 수요가 늘고 있다.
상기 플래시 EEPROM 메모리 장치는 F-N 터널링(Fowler-Nordheim tunneling) 또는 채널 열전자 주입(channel hot electron injection)을 이용하여 전기적으로 데이터의 프로그래밍(programming) 및 소거(erasing)를 수행한다.
상기 불휘발성 메모리 장치를 회로적 관점에서 살펴보면, 복수개의 셀 트랜지스터들이 직렬로 연결되어 단위 스트링(string)을 이루고, 이러한 단위 스트링들이 비트 라인과 접지 라인 사이에 직렬로 연결되어 있는 낸드(NAND)형 불휘발성 메모리 장치와, 각각의 셀 트랜지스터들이 비트 라인과 접지 라인 사이에 병렬로 연결되어 있는 노어(NOR)형 불휘발성 메모리 장치로 구분할 수 있다.
특히, 상기 낸드형 불휘발성 메모리 장치는 상기 셀 트랜지스터를 구성하는 복수개의 게이트 구조물들과 상기 복수개의 게이트 구조물들의 외곽에 배치된 그라운드 선택 라인들 및 스트링 선택 라인들을 포함한다. 또한, 상기 낸드형 불휘발성 메모리 장치는 상기 그라운드 선택 라인들 사이에 형성된 라인 타입의 공통 소스 라인과 상기 스트링 선택 라인들 사이에 형성된 홀 타입의 콘택을 더 포함한다.
이에, 상기 공통 소스 라인은 라인 형상을 갖고, 상기 콘택은 홀 형상을 가지므로, 상기 공통 소스 라인과 상기 콘택을 동일 공정에서 형성하는 것은 어렵다. 따라서, 상기 공통 소스 라인을 형성한 후, 상기 공통 소스 라인을 충분하게 덮는 제1 층간 절연막을 형성한다. 그리고, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성한다. 그리고, 상기 제1 및 제2 층간 절연막을 관통하여 콘택홀을 형성하고, 상기 콘택홀을 충분하게 매립하는 도전성 물질로 이루어진 콘택을 형성한다.
따라서, 상기 제1 및 제2 층간 절연막을 관통하는 콘택홀을 형성하는 식각 공정의 난이도가 높아지는 문제점이 발생한다. 또한, 상기 콘택홀을 형성하기 위하여 상기 스트링 선택 라인의 간격이 일정 확보되어야 하므로, 반도체 장치의 집적도가 저하되는 문제점이 발생한다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 공통 소스 라인과 워드 라인인 게이트 구조물을 동시에 형성하여 제조 공정의 마진을 확보할 수 있는 불휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 다른 목적은 상기 불휘발성 메모리 장치의 제조 방법에 의해 제조된 불휘발성 메모리 장치를 제공하는 데 있다.
상술할 본 발명의 일 목적을 달성하기 위하여 본 발명의 실시예들에 따르면, 불휘발성 메모리 장치의 제조 방법에서, 먼저 반도체 기판 상에 제1 절연막을 형성 하고, 상기 제1 절연막 상에 전하 저장막을 형성하며, 상기 전하 저장막 상에 제2 절연막을 형성한다. 그리고, 상기 제2 절연막, 상기 전하 저장막 및 상기 제1 절연막의 일부를 순차적으로 제거하여 상기 반도체 기판의 제1 영역을 노출시키는 제1 개구를 갖는 제2 절연 패턴, 전하 저장막 패턴 및 제1 절연 패턴을 형성한다. 상기 제2 절연 패턴의 일부를 제거하여 전하 저장막 패턴의 제2 영역 및 제 3 영역을 노출시키는 제2 개구를 갖는 제3 절연 패턴을 형성한다. 그리고, 상기 제3 절연 패턴 상에 도전막을 형성한 후, 상기 도전막 상에 일정 간격을 갖는 제1 포토 포토레지스트 패턴 및 상기 각각의 제1 포토레지스트 패턴 사이에 배치된 제2 포토레지스트 패턴을 포함하는 포토레지스트 패턴을 형성한다. 그리고, 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 도전막, 상기 제3 절연 패턴, 상기 전하 저장막 패턴 및 상기 제1 절연 패턴을 패터닝하여 상기 제1 영역에는 공통 소스 라인을 형성하고, 상기 제2 영역에는 그라운드 선택 라인을 형성하며, 상기 제3 영역에는 스트링 선택 라인을 형성하고, 상기 제1 영역 내지 제3 영역을 제외한 제4 영역에는 게이트 구조물들을 형성한다.
일 예로, 상기 포토레지스트 패턴을 형성하기 위하여, 상기 도전막 상에 제1 포토레지스트 막을 형성하고, 상기 제1 포토레지스트 막을 패터닝하여 서로 제1 간격만큼 이격되도록 상기 제1 포토레지스트 패턴을 형성한다. 그리고, 상기 제1 포토레지스트 패턴 및 상기 도전막 상에 제2 포토레지스트 막을 형성한다. 그리고, 상기 제2 포토레지스트 막을 패터닝하여 상기 각각의 제1 포토레지스트 패턴과 상기 제1 간격보다 좁은 제2 간격만큼 이격되도록 상기 제1 포토레지스트 패턴의 사 이에 상기 제2 포토레지스트 패턴을 형성한다. 예를 들어, 상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트 패턴은 광의 한계 해상도에 대응하는 선폭을 갖도록 형성될 수 있다.
다른 예로, 상기 포토레지스트 패턴을 형성하기 위하여, 상기 도전막 상에 서로 제1 간격만큼 이격되도록 제1 포토레지스트 패턴을 형성한다. 그리고, 상기 제1 포토레지스트의 표면들 및 상기 도전막 상에 반응 방지막을 형성한다. 그리고, 상기 반응 방지막 상에 상기 각각의 제1 포토레지스트 패턴과 상기 제1 간격보다 좁은 제2 간격만큼 이격되도록 상기 제1 포토레지스트 패턴의 사이에 제2 포토레지스트 패턴을 형성한다. 예를 들어, 상기 반응 방지막은 제1 포토레지스트 패턴을 HBr 플라즈마 처리하여 형성할 수 있다. 또한, 상기 제2 포토레지스트 패턴을 형성한 후 상기 제2 포토레지스트 패턴을 HBr 플라즈마 처리하는 단계를 더 포함할 수 있다. 그리고, 상기 제1 포토레지스트 패턴과 상기 제2 포토레지스트 패턴의 사이에 형성된 상기 반응 방지막을 제거하는 단계를 더 포함할 수 있다. 예를 들어, 상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트 패턴은 광의 한계 해상도에 대응하는 선폭을 갖도록 형성될 수 있다.
또 다른 예로, 상기 포토레지스트 패턴을 형성하기 위하여, 상기 도전막 상에 서로 제1 간격만큼 이격되도록 제1 포토레지스트 패턴을 형성한다. 그리고, 상기 제1 포토레지스트 패턴의 측벽에 스페이서를 형성하며, 상기 스페이서 사이의 상기 도전막 상에 상기 제1 포토레지스트 패턴과 상기 제1 간격보다 좁은 제2 간격만큼 이격되도록 제2 포토레지스트 패턴을 형성한다. 예를 들어, 상기 제1 포토레 지스트 패턴의 측벽에 상기 스페이서를 형성하기 위하여, 상기 제1 포토레지스트 패턴의 표면들 및 상기 도전막 상에 예비 스페이서막을 형성하고, 상기 예비 스페이서막을 이방성 식각 공정을 통하여 식각한다. 예를 들어, 상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트 패턴은 광의 한계 해상도에 대응하는 선폭을 갖도록 형성될 수 있다.
예를 들어, 불휘발성 메모리 장치의 제조 방법에서, 이온 주입 공정을 통하여 상기 제1 영역에 대응하는 반도체 기판의 표면에 불순물을 주입하는 단계를 더 포함할 수 있다. 일 예로, 상기 불순물을 주입하는 단계는 상기 제1 절연막을 형성하기 전에 상기 제1 영역에 대응하는 반도체 기판에 상기 불순물을 주입할 수 있다. 다른 예로, 상기 불순물을 주입하는 단계는 상기 제2 절연 패턴, 상기 전하 저장막 패턴 및 상기 제1 절연 패턴을 형성한 후, 상기 제1 개구에 의하여 노출된 상기 반도체 기판에 상기 불순물을 주입할 수 있다.
한편, 상기 전하 저장막은 폴리 실리콘 또는 아모포스 실리콘으로 이루어질 수 있다. 이 때, 상기 제3 절연 패턴은 실리콘 산화물, 실리콘 질화물 또는 고유전율 물질로 이루어질 수 있다.
이와 달리, 상기 전하 저장막은 실리콘 질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수 있다. 일 예로, 상기 제3 절연 패턴은 실리콘 산화물, 실리콘 산질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수 있다. 다른 예로, 상기 제3 절연 패턴은 알루미늄 산화물로 이루어질 수 있다.
예를 들어, 불휘발성 메모리 장치를 제조하기 위하여, 상기 게이트 구조물들, 상기 그라운드 선택 라인, 상기 스트링 선택 라인 및 상기 공통 소스 라인을 충분하게 커버하도록 층간 절연막을 형성하는 단계, 상기 층간 절연막의 일부를 제거하여 반도체 기판의 제5 영역을 노출시키는 콘택 홀을 형성하는 단계 및 상기 콘택 홀을 충분하게 매립시키는 콘택을 형성하는 단계를 더 포함할 수 있다. 이 때, 상기 층간 절연막은 실리콘 산화물로 이루어질 수 있다. 또한, 상기 제5 영역은 상기 제4 영역에 인접하게 형성할 수 있다.
한편, 불휘발성 메모리 장치를 제조하기 위하여, 상기 게이트 구조물과 인접하는 상기 기판의 표면에 소스/드레인 영역들을 형성하는 단계를 더 포함할 수 있다.
상술할 본 발명의 다른 목적을 달성하기 위하여 본 발명의 실시예들에 따르면, 불휘발성 메모리 장치는 그라운드 선택 라인, 스트링 선택 라인, 게이트 구조물들 및 공통 소스 라인을 포함한다. 상기 스트링 선택 라인은 상기 그라운드 선택 라인과 이격되도록 형성된다. 상기 게이트 구조물들은 상기 그라운드 선택 라인과 상기 스트링 선택 라인의 사이에 형성된다. 또한, 상기 게이트 구조물들은 제1 게이트 구조물들 및 제2 게이트 구조물들을 포함한다. 여기서, 상기 제2 게이트 구조물들은 상기 제1 게이트 구조물들의 사이에 배치되며 상기 제1 게이트 구조물들과 다른 폭을 가질 수 있다. 상기 공통 소스 라인은 상기 그라운드 선택 라인과 인접한 영역에 상기 게이트 구조물들과 동시에 형성된다.
상기 게이트 구조물들은 상기 반도체 기판 상에 순차적으로 형성된 제1 절연 패턴, 전하 저장막 패턴, 제2 절연 패턴, 도전막 패턴을 포함한다.
또한, 상기 불휘발성 메모리 장치는 상기 공통 소스 라인, 상기 그라운드 선택 라인, 상기 스트링 선택 라인 및 상기 게이트 구조물을 충분하게 커버하도록 형성된 층간 절연막 및 상기 스트링 선택 라인에 인접하게 구비되며, 상기 층간 절연막을 관통하여 형성된 콘택을 더 포함할 수 있다.
상기와 같은 본 발명의 실시예들에 따르면, 공통 소스 라인을 게이트 구조물과 동일한 공정을 통하여 형성함으로써, 제조 공정을 한 단계 줄여서 전체적인 공정을 효율적으로 수행할 수 있다. 또한, 후속하여 수행될 콘택을 형성하는 공정의 난이도를 감소시킬 수 있다.
이하, 본 발명에 따른 실시예들을 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다. 그러나, 본 발명은 하기의 실시예들에 한정되지 않고 다른 형태로 구현될 수도 있다. 여기서 소개되는 실시예들은 개시된 내용이 보다 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상과 특징이 충분히 전달될 수 있도록 하기 위해 제공된다. 도면들에 있어서, 각 장치 또는 막(층) 및 영역들의 두께는 본 발명의 명확성을 기하기 위하여 과장되게 도시되었으며, 또한 각 장치는 본 명세서에서 설명되지 아니한 다양한 부가 장치들을 구비할 수 있으며, 막(층)이 다른 막(층) 또는 기판 상에 위치하는 것으로 언급되는 경우, 다른 막(층) 또는 기판 상에 직접 형성되거나 그들 사이에 추가적인 막(층)이 개재될 수 있다.
도 1 내지 도 9는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 본 발명의 일 실시예에 따른 불휘발성 메모리 장치는 플로팅 게이트 타입의 메모리 장치로서, 플로팅 게이트 내에 자유 전하(free carriers)의 형태로 전하를 저장하거나 또는 저장된 전하를 빼내는 방법으로 프로그래밍 또는 소거를 수행하는 메모리 장치이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치(100)의 제조 방법에 따르면, 반도체 기판(200) 상에 제1 절연막(205)을 형성하고, 제1 절연막(205) 상에 전하 저장막(210)을 형성하며, 전하 저장막(210) 상에 제2 절연막(211)을 형성한다.
터널 절연막인 제1 절연막(205)은 실리콘 산화물을 포함하고, 예를 들면, 제1 절연막(205)은 열 산화 공정을 통해 약 20 내지 80 Å 정도의 두께로 형성될 수 있다. 이와 달리, 제1 절연막(205)은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어 질 수 있다. 이때, 상기 고유전율 물질은 화학 기상 증착 또는 원자층 증착을 통해 형성될 수 있다.
플로팅 게이트 타입의 불휘발성 메모리 장치에서, 플로팅 게이트 막에 해당하는 전하 저장막(210)은 폴리실리콘 또는 아모포스 실리콘로 이루어질 수 있다. 또한, 전하 저장막(210)은 저압 화학 기상 증착 등을 통해 약 20 내지 120 Å 정도의 두께로 형성될 수 있다.
플로팅 게이트 타입의 불휘발성 메모리 장치에서, 유전막에 해당하는 제2 절연막(211)은 실리콘 산화물로 이루어질 수 있다. 이와 달리, 제2 절연막(211)은 실 리콘 산화물/실리콘 질화물/실리콘 산화물이 적층된 형상을 가질 수 있다. 또는, 제2 절연막(211)은 고유전율을 갖는 금속 산화물로 이루어질 수 있다. 상기 금속 산화물의 예로는 탄탈륨 산화막(Ta2O5), 티타늄 산화막(TiO2), 하프늄 산화막(HfO2), 지르코늄 산화막(ZrO2), 하프늄 실리케이트(HfSixOy), 지르코늄 실리케이트(ZrSixOy) 등을 포함한다. 상기 막들은 단독 또는 혼합하여 형성될 수 있다.
도 2를 참조하면, 후술할 공통 소스 라인(도 8의 350)이 형성되는 제1 영역(215)에 대응하여 제2 절연막(211), 전하 저장막(210) 및 제1 절연막(205)의 일부를 제거한다. 구체적으로, 공통 소스 라인(350)이 형성되는 제1 영역(215)을 제외한 제2 절연막(211) 상에 마스크 패턴(도시되지 않음)을 형성하고, 상기 마스크 패턴을 식각 마스크로 사용하는 식각 공정을 통하여 제2 절연막(211), 전하 저장막(210) 및 제1 절연막(205)의 일부를 제거한다. 이는 공통 소스 라인(350)에 일정 전원이 인가되어 반도체 기판(200)의 일정 영역에 상기 전원이 전달될 경우, 제1 절연막(205) 및 제2 절연막(211)에 의하여 전기적으로 절연되는 것을 방지하기 위함이다.
따라서, 제2 절연막(211), 전하 저장막(210) 및 제1 절연막(205)의 일부가 제거되어 제1 영역(215)을 노출시키는 제1 개구(220)를 갖는 제2 절연 패턴(235), 전하 저장막 패턴(230) 및 제1 절연 패턴(225)이 형성된다. 구체적으로, 제1 개구(220)에 대응하는 제2 절연막(211), 전하 저장막(210) 및 제1 절연막(205)의 일부를 제거하여 제1 영역(215)의 일부를 노출시키고, 이에 제2 절연 패턴(235), 전하 저장막 패턴(230) 및 제1 절연 패턴(225)을 형성한다. 제1 절연막(205)은 실리콘 산화물을 포함하거나, 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수 있고, 제1 절연막(205)의 일부를 제거하여 제1 절연 패턴(235)을 형성하므로, 제1 절연 패턴(235)은 실리콘 산화물로 이루어지거나, 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수 있다.
그리고, 이온 주입 공정을 통하여 제1 영역(215)에 대응하는 반도체 기판(200)의 표면에 불순물을 주입한다. 예를 들면, 상기 불순물은 N 타입의 불순물을 포함한다. 본 발명의 일 실시예에 따르면, 제1 영역(215)에 대응하는 제2 절연막(211), 전하 저장막(210) 및 제1 절연막(205)의 일부를 제거한 후, 불순물을 주입할 수 있다. 즉, 제1 개구(220)를 통하여 제1 영역(215)에 대응하는 반도체 기판(200)에 불순물을 주입한다.
이와 달리, 제1 영역(215)에 대응하는 반도체 기판(200)의 표면에 불순물을 주입한 후, 제1 절연막(205), 전하 저장막(210) 및 제2 절연막(211)을 형성하고, 제1 영역(215)에 대응하는 영역의 일부를 제거할 수 있다. 여기서, 도 3 및 도 4를 참조하면, 먼저 공통 소스 라인(350)이 형성되는 반도체 기판(200)의 제1 영역(215)에 이온 주입 공정을 통하여 불순물을 주입한다. 그리고, 반도체 기판(200) 상에 제1 절연막(205), 전하 저장막(210) 및 제2 절연막(211)을 형성한다. 그리고, 제1 영역(215)에 대응하는 제2 절연막(211), 제1 절연막(205) 및 전하 저장막(210)의 일부를 제거한다. 즉, 제2 절연막(211), 전하 저장막(220) 및 제1 절연막(210)의 일부를 제거하여 제1 영역(215)의 일부를 노출시키는 제1 개구(220)를 형성한다. 따라서, 제1 개구(220)를 갖는 제2 절연 패턴(235), 전하 저장막 패턴(230) 및 제1 절연 패턴(225)이 형성된다.
이와 같이, 제1 영역(215)에 불순물을 주입하는 공정은 제1 절연막(205), 전하 저장막(210) 및 제2 절연막(211)을 형성하기 전에 수행할 수 있고, 제1 절연 막(205), 전하 저장막(210) 및 제2 절연막(211)을 형성한 후에 수행할 수도 있다. 즉, 제1 영역(215)에 불순물을 주입할 수만 있다면, 불순물의 주입 공정은 다양한 막을 형성하기 전 또는 형성한 후에 수행될 수 있을 것이다.
도 5를 참조하면, 제2 절연 패턴(235)의 일부를 제거한다. 구체적으로, 후술할 그라운드 선택 라인(360)이 형성되는 제2 영역(240) 및 스트링 선택 라인(370)이 형성되는 제3 영역(245)에 대응하여 제2 절연 패턴(235)의 일부를 제거한다. 따라서, 제2 영역(240) 및 제3 영역(245)에 대응하는 전하 저장막 패턴(230)의 일부가 노출된다. 이는 스위칭 기능을 하는 트랜지스터인 그라운드 선택 라인(360)과 스트링 선택 라인(370)이 제2 절연 패턴(240)에 의하여 전기적 절연되는 것을 방지하기 위함이다. 이에 따라, 제2 영역(240) 및 제3 영역(245)을 노출시키는 제2 개구(250)를 갖는 제3 절연 패턴(255)이 형성된다. 따라서, 제1 영역(215)에 대응하는 제1 절연 패턴(225), 전하 저장막 패턴(230) 및 제3 절연 패턴(255)이 제거됨으로써, 제1 개구(220)를 통하여 반도체 기판(200)이 노출된다. 또한, 제2 영역(250)에 대응하는 제3 절연 패턴(255)이 제거됨으로써, 전하 저장막 패턴(230)의 일부가 노출된다.
도 6을 참조하면, 제3 절연 패턴(255), 노출된 반도체 기판(200) 및 노출된 전하 저장막 패턴(230) 상에 도전막(260)을 형성한다. 이에 도전막(260)은 제1 영역(215)에 대응하여 노출된 반도체 기판(200) 및 제2 영역(240) 및 제3 영역(245)에 대응하여 노출된 전하 저장막 패턴(220)을 충분하게 커버하면서 형성된다. 따라서, 도전막(260)은 제1 개구(220) 및 제2 개구(250)를 충분하게 매립한다. 도전 막(260)은 금속 산화물, 금속 질화물 또는 금속 산질화물 등을 포함할 수 있다. 한편, 도전막(260)은 후술할 단위 셀을 구성하는 게이트 구조물(300)의 액티브 영역(도시되지 않음)이 연장되는 방향과 수직되는 방향으로 연장된다.
도 7을 참조하면, 도전막(260) 상에 더블 패터닝(double patterning) 방식에 의하여 포토레지스트 패턴(270)을 형성한다. 더블 패터닝 방식에 의해 포토레지스트 패턴(270)을 형성하는 것은 미세한 피치를 갖는 포토레지스트 패턴(270)을 형성하기 위함이다. 즉, 미세한 선폭 또는 간격을 갖는 복수 개의 포토레지스트 패턴(270)을 형성하는 경우에는 광의 한계 해상도로 인하여 요구되는 선폭 또는 간격을 갖는 포토레지스트 패턴(270)을 형성할 수 없다. 따라서, 더블 패터닝 방식에 의하면, 일정 간격을 갖는 포토레지스트 패턴(270)들을 형성하고, 형성된 포토레지스트 패턴(270)의 사이에 또 다른 포토레지스트 패턴(270)을 형성한다. 이에 도전막(260) 상에 미세한 간격을 갖는 포토레지스트 패턴(270)들을 형성할 수 있다.
한편, 더블 패터닝 방식에 의하여 포토레지스트 패턴(270)을 형성하는 공정에 대해서는 도 10 내지 도 22를 통하여 상세하게 설명하기로 한다.
도 8을 참조하면, 포토레지스트 패턴(270)을 식각 마스크로 사용하는 식각 공정을 통하여 도전막(260), 제3 절연 패턴(240), 전하 저장막 패턴(230) 및 제1 절연 패턴(225)을 패터닝한다. 따라서, 게이트 구조물(300), 공통 소스 라인(350), 그라운드 선택 라인(360) 및 스트링 선택 라인(370)을 동시에 형성한다. 예를 들어, 공통 소스 라인(350), 그라운드 선택 라인(360) 및 스트링 선택 라인(370)은 게이트 구조물(300)들의 외각에 형성된다. 즉, 복수개의 게이트 구조물(300)을 사 이에 두고 전원을 제공하는 등의 기능을 하는 공통 소스 라인(350), 그라운드 선택 라인(360) 및 스트링 선택 라인(370)이 외각에 배치될 수 있다.
구체적으로 살펴보면, 상기 패터닝 공정을 통하여, 반도체 기판(200) 상의 제4 영역(305) 상에 터널 절연막 패턴(310), 플로팅 게이트 패턴(320), 유전막 패턴(330) 및 제어 게이트 패턴(340)이 순차적으로 형성된 복수개의 게이트 구조물(300)들을 형성한다. 여기서 제4 영역(305)은 제1 영역(215), 제2 영역(240) 및 제3 영역(245)을 제외한 반도체 기판(200) 상의 영역이 된다. 예를 들어, 제1 영역(215), 제2 영역(240) 및 제3 영역(245)은 제4 영역(305)의 외곽에 형성된다. 즉, 게이트 구조물(300)들 각각은 터널 절연막 패턴(310), 플로팅 게이트 패턴(320), 유전막 패턴(330) 및 제어 게이트 패턴(340)을 포함한다. 예를 들면, 플로팅 게이트 패턴(320)은 게이트 전극으로서 기능할 수 있으며, 제어 게이트 패턴(340)은 워드 라인으로서 기능할 수 있다.
상기 패터닝 공정을 통하여, 공통 소스 라인(350)을 게이트 구조물(300)과 동시에 형성한다. 공통 소스 라인(350)은 불순물이 주입된 제1 영역(250) 상에 제1 개구(220)를 갖는 제1 패턴(350a), 제2 패턴(350b), 제1 개구(220)를 갖는 제3 패턴(350c) 및 제4 패턴(350d)을 포함한다. 즉, 제1 개구(220)에 대응하는 제1 절연막(205) 및 제2 절연 패턴(235)을 부분적으로 제거함으로써, 공통 소스 라인(350)은 불순물이 주입된 제1 영역(215), 제2 패턴(350b) 및 제4 패턴(350d)이 전기적으로 연결된 구조를 갖는다. 따라서, 외부의 전원을 상기 액티브 영역을 통하여 게이트 구조물(300)에 공통으로 공급하는 공통 소스 라인(350)을 형성할 수 있다. 즉, 일종의 패드로서 기능하는 공통 소스 라인(350)을 형성하기 위하여 제1 절연 막(205) 및 제2 절연 패턴(235)을 부분적으로 제거함으로써, 불순물이 주입된 제1 영역(250)과 상부에 형성된 제4 패턴(350b)이 전기적으로 연결되는 것이다.
상기 패터닝 공정을 통하여, 그라운드 선택 라인(360) 및 스트링 선택 라인(370)을 게이트 구조물(300)과 동시에 형성한다. 그라운드 선택 라인(360)은 제5 패턴(360a), 제6 패턴(360b), 제2 개구(250)를 갖는 제7 패턴(360c), 제8 패턴(360d)을 포함한다. 또한, 스트링 선택 라인(370)은 제9 패턴(370a), 제10 패턴(370b), 제2 개구(250)를 갖는 제11 패턴(370c), 제12 패턴(370d)을 포함한다. 따라서, 그라운드 선택 라인(360) 및 스트링 선택 라인(370)은 제2 개구(250)를 갖는 제7 패턴(360c) 및 제11 패턴(370c)에 의하여 제6 패턴(360b) 및 제10 패턴(370b)과 제8 패턴(360d) 및 제12 패턴(370d)이 전기적으로 연결된 구조를 갖는다. 따라서, 그라운드 선택 라인(360) 및 스트링 선택 라인(370)은 도전성 물질로 이루어져 상하로 형성된 패턴이 제2 개구(250)를 통하여 전기적으로 연결된다. 이에 따라, 그라운드 선택 라인(360) 및 스트링 선택 라인(370)은 트랜지스터로서 기능할 수 있다.
여기서, 그라운드 선택 라인(360)은 동작 모드가 대기 상태일 경우, 발생할 수 있는 불량을 구제하는 역할을 한다. 또한, 스트링 선택 라인(370)은 데이터를 독출(read)하고자 하는 셀 게이트 전극을 선택하는 역할을 한다.
한편, 포토레지스트 패턴(270)은 게이트 구조물(300), 공통 소스 라인(350), 그라운드 선택 라인(360) 및 스트링 선택 라인(370)을 형성한 후, 애싱 및 스트립 공정들을 통해 제거될 수 있다.
도 9를 참조하면, 게이트 구조물(300)과 인접하는 반도체 기판(200)의 표면에 소스/드레인 영역(400)들을 형성한다. 즉, 게이트 구조물(300)들의 양 측벽에 인접한 반도체 기판(200)의 표면에 불순물을 주입하여 소스/드레인 영역(400)들을 형성한다.
또한, 게이트 구조물(300), 공통 소스 라인(350), 그라운드 선택 라인(360) 및 스트링 선택 라인(370)을 충분하게 커버하는 층간 절연막(380)을 형성한다. 예를 들어, 층간 절연막(380)은 실리콘 산화물로 이루어질 수 있다. 이와 달리, 층간 절연막(380)은 게이트 구조물(300), 공통 소스 라인(350), 그라운드 선택 라인(360) 및 스트링 선택 라인(370)을 외부로 절연시킬 수 있는 다양한 재질로 이루어질 수 있다.
또한, 층간 절연막(380)의 일부를 제거하여 반도체 기판(200)의 제5 영역(385)을 노출시키는 콘택 홀(도시되지 않음)을 형성한다. 상기 콘택 홀은 층간 절연막(380)을 관통하여 반도체 기판(200)의 제5 영역(385)이 충분하게 노출되도록 식각된다.
그리고, 상기 콘택 홀을 충분하게 매립시키는 콘택(390)을 형성한다. 콘택(390)은 외부의 전원을 공급받아 셀 스트링을 구성하는 게이트 구조물(300), 공통 소스 라인(350), 그라운드 선택 라인(360) 및 스트링 선택 라인(370)에 상기 전원을 전달하기 위한 패드로서 역할을 한다. 따라서, 콘택(390)은 층간 절연막(380)에 의하여 전기적으로 절연된 게이트 구조물(300), 공통 소스 라인(350), 그라운드 선택 라인(360) 및 스트링 선택 라인(370)에 전원을 공급한다.
따라서, 종래의 불휘발성 메모리 장치의 제조 방법에 따르면, 게이트 구조물, 그라운드 선택 라인 및 스트링 선택 라인을 형성하고 상기 게이트 구조물, 상기 그라운드 선택 라인 및 상기 스트링 선택 라인을 커버하는 제1 층간 절연막을 형성한 후, 상기 제1 층간 절연막에 라인 타입의 공통 소스 라인을 형성한다. 그리고, 상기 제1 층간 절연막 상에 제2 층간 절연막을 형성한 후, 상기 제1 층간 절연막 및 상기 제2 층간 절연막에 홀 타입의 콘택을 형성한다. 따라서, 상기 콘택을 형성하기 위한 식각 공정의 난이도가 높은 문제점이 발생하였다. 그러나, 본 발명의 일 실시예에 의한 불휘발성 메모리 장치(100)의 제조 방법에 따르면, 공통 소스 라인(350)을 게이트 구조물 (300), 그라운드 선택 라인(360) 및 스트링 선택 라인(370)과 동시에 형성한다. 따라서, 공정 시간 및 공정 단계를 감소시켜 공정 효율을 향상시킬 수 있으며, 콘택(390)을 형성하기 위한 식각 공정을 용이하게 할 수 있다.
이하, 더블 패터닝 방식에 의하여 포토레지스트 패턴을 형성하는 공정에 대하여 살펴보기로 한다.
도 10 내지 도 13은 도 7의 포토레지스트 패턴의 일 예를 설명하기 위한 단면도이다.
도 10을 참조하면, 도전막(260) 상에 제1 포토레지스트 막(272)을 형성한다. 제1 포토레지스트 막(272)은 일정한 두께로 도전막(260) 상에 도포된다.
도 11을 참조하면, 제1 포토레지스트 막(272)을 패터닝하여 서로 제1 간 격(d1)만큼 이격되도록 제1 포토레지스트 패턴(274)을 형성한다. 예를 들어, 제1 포토레지스트 패턴(274)들은 패터닝 공정에 사용되는 광의 한계 해상도에 대응하는 선폭 및 간격을 갖는다. 즉, 제1 포토레지스트 패턴(274)들은 서로 제1 간격(d1)만큼 이격되어 있으며, 제1 간격(d1)은 노광에 대한 포토레지스트를 구성하는 혼합물이 최대한 패턴을 형성할 수 있는 이격 거리에 해당한다. 여기서 혼합물은 예를 들어, 폴리머, 광감응제, 용제 및 첨가물로 이루어진다. 따라서, 포토레지스트의 성질 상, 요구되는 미세한 피치를 갖는 포토레지스트 패턴을 형성하는 것은 공정 상 어려움이 따른다.
한편, 제1 포토레지스트 패턴(274)은 광의 한계 해상도에 대응하는 선폭을 가질 수 있다.
도 12를 참조하면, 제1 포토레지스트 패턴(274)을 포함하는 도전막(260) 상에 제2 포토레지스트 막(276)을 형성한다. 예를 들어, 제2 포토레지스트 막(276)은 제1 포토레지스트 패턴(274)을 충분하게 커버하면서 도전막(260) 상에 형성된다.
도 13을 참조하면, 제2 포토레지스트 막(276)을 패터닝하여 서로 이격되도록 제2 포토레지스트 패턴(278)을 형성한다. 예를 들어, 제2 포토레지스트 패턴(278)은 제1 포토레지스트 패턴(274)의 사이에 형성되고, 제1 포토레지스트 패턴(274)과 제2 간격(d2)만큼 이격된다. 여기서, 제2 간격(d2)은 제1 간격(d1)보다 좁다. 예를 들어, 제2 포토레지스트 패턴(278)은 광의 한계 해상도에 대응하는 선폭을 가질 수 있다.
따라서, 두 번의 패터닝 공정을 통하여 제1 포토레지스트 패턴(274) 및 제2 포토레지스트 패턴(278)을 형성함으로써, 광의 한계 해상도에도 불구하고 미세한 간격만큼 이격되도록 포토레지스트 패턴(270)을 형성할 수 있다. 따라서, 미세한 간격을 갖는 포토레지스트 패턴(270)을 식각 마스크로 사용하는 식각 공정을 통하여 게이트 구조물을 형성함으로써, 전체적인 불휘발성 메모리 장치의 집적도를 향상시킬 수 있다.
도 14 내지 도 17은 도 7의 포토레지스트 패턴의 다른 예를 설명하기 위한 단면도이다.
도 14를 참조하면, 도전막(260) 상에 포토레지스트 막(도시되지 않음)을 형성하고, 상기 포토레지스트 막을 패터닝하여 제1 간격(d1)만큼 이격되는 제1 포토레지스트 패턴(280)을 형성한다. 예를 들어, 제1 포토레지스트 패턴(280)은 광의 한계 해상도에 대응하는 선폭을 가질 수 있다.
도 15를 참조하면, 제1 포토레지스트 패턴(280)을 포함하는 도전막(260) 상에 반응 방지막(282)을 형성한다. 즉, 제1 포토레지스트 패턴(280)의 표면들 및 도전막(260)의 표면을 따라 반응 방지막(282)을 형성한다. 즉, 반응 방지막(282)은 제1 포토레지스트 패턴(280)을 커버하여 패터닝 공정에 사용되는 광의 영향을 받지 않도록 한다.
예를 들어, 반응 방지막(282)은 제1 포토레지스트 패턴(280)의 표면들 및 도전막(260)의 표면을 HBr 플라즈마 처리하여 형성한다. 상기 플라즈마 처리는 플라즈마 챔버(도시되지 않음)에서 진행될 수 있다. 한편, 반응 방지막(282)은 상기 HBr 플라즈마 처리에 의하여 얻어지는 부산물로서, 폴리머막을 포함할 수 있다. 이 와 달리, 반응 방지막(282)은 상기 HBr 플라즈마 처리에 의하여 포토레지스트의 성분이 가교 결합을 통해 경화된 부분을 지징할 수 있다. 예를 들어, 반응 방지막(282)은 소정의 두께를 가지며, 상기 두께는 상기 플라즈마 처리 시간에 의하여 결정될 수 있다. 예를 들어, 상기 HBr 플라즈마 처리 시간과 반응 방지막(282)의 두께는 비례한다.
도 16을 참조하면, 반응 방지막(282) 상에 제2 포토레지스트 패턴(284)을 형성한다. 예를 들어, 제2 포토레지스트 패턴(284)은 제1 포토레지스트 패턴(280) 사이의 반응 방지막(282) 상에 형성된다. 제2 포토레지스트 패턴(284)은 제2 포토레지스트 막(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 막을 패터닝하여 형성한다. 예를 들어, 제2 포토레지스트 패턴(284)은 제1 포토레지스트 패턴(280)과 제2 간격(d2)만큼 이격된다. 여기서, 제2 간격(d2)은 제1 간격(d1)보다 좁다. 예를 들어, 제2 포토레지스트 패턴(284)은 광의 한계 해상도에 대응하는 선폭을 가질 수 있다.
이때, 제1 포토레지스트 패턴(280)은 반응 방지막(282)에 의해 커버되므로, 제2 포토레지스트 패턴(284)을 형성하기 위한 패터닝 공정에서 사용되는 광의 영향을 받지 않는다. 따라서, 제1 포토레지스트 패턴(280)의 형상 및 두께가 유지된다.
도 17을 참조하면, 제2 포토레지스트 패턴(284)을 형성한 후, 제1 포토레지스트 패턴(280) 및 제2 포토레지스트 패턴(284)에 의해 노출된 반응 방지막(282)을 제거한다. 예를 들어, 제1 포토레지스트 패턴(280) 및 제2 포토레지스트 패턴(284) 사이에 노출된 반응 방지막(282)은 애싱 및/또는 스트립 공정을 통하여 제거된다. 따라서, 도전막(260) 상에 제1 포토레지스트 패턴(280) 및 제2 포토레지스트 패턴(284)이 서로 제2 간격(d2)만큼 이격되면서 형성된다.
따라서, 두 번의 패터닝 공정을 통하여 제1 포토레지스트 패턴(280) 및 제2 포토레지스트 패턴(284)을 형성함으로써, 광의 한계 해상도에도 불구하고 미세한 간격만큼 이격되도록 포토레지스트 패턴(270)을 형성할 수 있다. 따라서, 미세한 간격을 갖는 포토레지스트 패턴(270)을 식각 마스크로 사용하는 식각 공정을 통하여 게이트 구조물을 형성함으로써, 전체적인 불휘발성 메모리 장치의 집적도를 향상시킬 수 있다.
도 18 내지 도 22는 도 7의 포토레지스트 패턴의 또 다른 예를 설명하기 위한 단면도이다.
도 18을 참조하면, 도전막(260) 상에 포토레지스트 막(도시되지 않음)을 형성하고, 상기 포토레지스트 막을 패터닝하여 제1 간격(d1)만큼 이격되는 제1 포토레지스트 패턴(286)을 형성한다. 예를 들어, 제1 포토레지스트 패턴(286)은 광의 한계 해상도에 대응하는 선폭을 가질 수 있다.
도 19를 참조하면, 제1 포토레지스트 패턴(286)을 포함하는 도전막(260) 상에 예비 스페이서막(288)을 형성한다. 즉, 제1 포토레지스트 패턴(280)의 표면들 및 도전막(260)의 표면을 따라 예비 스페이서막(288)을 형성한다. 예비 스페이서막(288)은 소정의 두께를 가질 수 있다. 예를 들어, 예비 스페이서막(288)의 두께는 후술할 스페이서(도 20의 290)의 두께를 고려하여 형성될 수 있다. 또한, 예비 스페이서막(288)의 두께는 형성하고자 하는 포토레지스트 패턴의 간격에 반비례하 도록 형성할 수 있다. 즉, 포토레지스트 패턴들의 간격을 좁히기 위하여 예비 스페이서막(288)을 두껍게 형성할 수 있고, 포토레지스트 패턴들의 간격을 넓히기 위하여 예비 스페이서막(288)를 얇게 형성할 수 있다.
도 20을 참조하면, 예비 스페이서막(288)을 이방성 식각하여 제1 포토레지스트 패턴(286)의 양 측벽에 스페이서(290)를 형성한다. 측벽에 형성된 스페이서(290)의 두께는 상기 이방성 식각 공정의 시간 및 강도에 따라 결정될 수 있다. 예를 들어, 스페이서(290)는 후술할 제2 간격(d2)에 대응하는 두께를 가질 수 있다. 예를 들어, 스페이서(290)는 실리콘 산화물로 이루어질 수 있다.
도 21을 참조하면, 스페이서(290) 사이의 도전막(260) 상에 제2 포토레지스트 패턴(292)을 형성한다. 예를 들어, 제1 포토레지스트 패턴(286) 및 스페이서(290)를 포함하는 결과물인 도전막(260) 상에 제2 포토레지스트 막(도시되지 않음)을 형성한 후, 상기 제2 포토레지스트 막을 패터팅하여 제2 포토레지스트 패턴(292)을 형성할 수 있다. 예를 들어, 제2 포토레지스트 패턴(292)은 스페이서(290)의 사이에 노출된 도전막(260) 상에 형성된다. 따라서, 제2 포토레지스트 패턴(292)이 형성되는 공간은 스페이서(290)에 의하여 한정될 수 있다. 따라서, 제1 포토레지스트 패턴(286)과 제2 포토레지스트 패턴(292) 사이의 간격이 실질적으로 스페이서(290)의 두께에 의하여 결정된다. 예를 들어, 제2 포토레지스트 패턴(292)은 광의 한계 해상도에 대응하는 선폭을 가질 수 있다.
도 22를 참조하면, 제2 포토레지스트 패턴(292)을 형성하고, 스페이서(290)를 애싱 및/또는 스트립 공정 등을 통하여 제거한다. 따라서, 도전막(260) 상에 제 1 포토레지스트 패턴(286) 및 제2 포토레지스트 패턴(292)이 제2 간격(d2)만큼 이격된다. 본 발명의 일 실시예에 따르면, 제2 포토레지스트 패턴(292)은 제1 포토레지스트 패턴(286)과 제1 간격(d1)보다 좁은 제2 간격(d2)만큼 이격된다. 이와 달리, 제2 포토레지스트 패턴(292)과 제1 포토레지스트 패턴(286)의 이격 거리는 다양하게 변경될 수 있다.
따라서, 두 번의 패터닝 공정을 통하여 제1 포토레지스트 패턴(286) 및 제2 포토레지스트 패턴(292)을 형성함으로써, 광의 한계 해상도에도 불구하고 미세한 간격만큼 이격되도록 포토레지스트 패턴(270)을 형성할 수 있다. 따라서, 미세한 간격을 갖는 포토레지스트 패턴(270)을 식각 마스크로 사용하는 식각 공정을 통하여 게이트 구조물을 형성함으로써, 전체적인 불휘발성 메모리 장치의 집적도를 향상시킬 수 있다.
도 23 내지 도 28은 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치의 제조 방법을 설명하기 위한 단면도이다. 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치는 전하 트랩 타입의 메모리 장치로서, 실리콘 질화막 등의 전하 저장막에 포함되는 트랩 사이트에 전하를 저장하는 방법으로 프로그래밍 또는 소거를 수행하는 메모리 장치이다. 예를 들어, 트랩 사이트에 전자(e)를 저장하여 프로그래밍을 수행하고, 트랩 사이트에 정공(h)을 저장하여 소거를 수행한다. 한편, 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치는 게이트 구조물을 제외하고, 상술한 본 발명의 일 실시예에 따른 불휘발성 메모리 장치와 동일한 구성을 가짐으로 그 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조 부호 및 명칭을 사용하기로 한다.
도 23을 참조하면, 본 발명의 다른 실시예에 따른 불휘발성 메모리 장치(500)의 제조 방법에 따르면, 반도체 기판(510) 상에 제1 절연막(515)을 형성하고, 제1 절연막(515) 상에 전하 저장막(520)을 형성하며, 전하 저장막(520) 상에 제2 절연막(521)을 형성한다.
제1 절연막(515)은 실리콘 산화물을 포함하고, 예를 들면, 제1 절연막(515)은 열 산화 공정을 통해 약 20 내지 80 Å 정도의 두께로 형성될 수 있다. 이와 달리, 제1 절연막(515)은 실리콘 산화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어 질 수 있다 또한, 제1 절연막(515)은 상기 고유전율 물질은 화학 기상 증착 또는 원자층 증착을 통해 형성될 수 있다.
전하 트랩 타입의 불휘발성 메모리 장치에서, 전하 트랩막인 전하 저장막(520)은 반도체 기판(510)의 채널 영역(도시되지 않음)으로부터 전자들을 트랩하기 위하여 형성된다. 전하 저장막(520)은 실리콘 질화물(예를 들면, Si3N4)을 포함할 수 있다. 또한, 전하 저장막(520)은 저압 화학 기상 증착에 의해 제1 절연막(515) 상에 약 20 내지 100Å 정도의 두께로 형성될 수 있다. 예를 들면, 전하 저장막(520)은 제1 절연막(515) 상에 약 60Å 정도의 두께로 형성될 수 있다.
이와 달리, 전하 저장막(520)은 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질막을 포함할 수 있다. 상기 고유전율 물질막은 금속 산화물, 금속 산 질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등을 포함할 수 있다. 특히, 상기 고유전율 물질막은 하프늄(Hf), 지르코늄(Zr), 탄탈륨(Ta) 등을 포함할 수 있다. 또한, 전하 저장막(520)은 실리콘 리치 산화막 및 실리콘 나노 크리스탈 막이 사용될 수 있다. 또한, 전하 저장막(520)은 실리콘 리치 산화막들과 실리콘 나노 크리스탈 막들이 교대로 적층된 라미네이트 구조를 가질 수도 있다.
그리고, 전하 저장막(520) 상에 제2 절연막(521)을 형성한다. 제2 절연막(521)은 전하 저장막(520)과 상부에 형성될 도전막 사이에서 전기적인 절연을 제공한다. 예를 들어, 제2 절연막(521)은 알루미늄 산화물로 이루어질 수 있으며, 화학 기상 증착 또는 원자층 증착에 의해 형성될 수 있다. 예를 들어, 제2 절연막(521)은 전하 저장막(520) 상에 약 100 내지 400Å 정도의 두께로 형성될 수 있다.
이와 달리, 제2 절연막(521)은 실리콘 산화물, 실리콘 산질화물 또는 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어질 수 있다. 예를 들면, 제2 절연막(521)은 금속 산화물, 금속 산질화물, 금속 실리콘 산화물, 금속 실리콘 산질화물 등을 포함할 수 있다.
도 24를 참조하면, 공통 소스 라인이 형성되는 제1 영역(525)에 대응하여 , 제2 절연막(521), 전하 저장막(520) 및 제1 절연막(515)의 일부를 제거한다. 따라서, 제2 절연막(521), 전하 저장막(520) 및 제1 절연막(515)의 일부가 제거되어 제1 영역(525)을 노출시키는 제1 개구(530)를 갖는 제2 절연 패턴(541), 전하 저장막 패턴(540) 및 제1 절연 패턴(535)이 형성된다.
또한, 이온 주입 공정을 통하여 제1 영역(525)에 불순물을 주입한다. 예를 들면, 상기 불순물은 N 타입의 불순물을 포함한다. 본 발명의 일 실시예에 따르면, 제1 영역(525)에 대응하는 제1 개구(530)를 형성한 후, 불순물을 주입한다. 본 발명의 다른 실시예에 따르면, 제1 영역(525)에 불순물을 주입한 후, 제1 개구(530)를 형성하기 위하여 제2 절연막(521), 전하 저장막(520) 및 제1 절연막(515)의 일부를 제거할 수도 있다.
도 25를 참조하면, 제2 절연 패턴(541)의 일부를 제거한다. 구체적으로, 후술할 그라운드 선택 라인(도 28의 650)이 형성되는 제2 영역(545) 및 스트링 선택 라인(도 28의 660)이 형성되는 제3 영역(550)에 대응하여 제2 절연 패턴(541)의 일부를 제거한다. 따라서, 제2 영역(545) 및 제3 영역(550)에 대응하는 전하 저장막 패턴(540)의 일부가 노출된다. 이는 스위칭 기능을 하는 그라운드 선택 라인(650)과 스트링 선택 라인(660)이 제2 절연 패턴(541)에 의해 전기적으로 절연되는 것을 방지하기 위함이다. 이에 따라, 제2 영역(545) 및 제3 영역(550)을 노출시키는 제2 개구(555)를 갖는 제3 절연 패턴(560)이 형성된다. 이에 따라, 제1 영역(525)에 대응하는 제1 절연 패턴(535), 전하 저장막 패턴(540) 및 제2 절연 패턴(541)이 제거되므로, 제1 영역(525)에 대응하는 반도체 기판(510)이 노출된다. 또한, 제2 영역(545) 및 제3 영역(550)에 대응하는 제2 절연 패턴(541)의 일부가 제거되므로, 제2 영역(545) 및 제3 영역(550)에 대응하는 전하 저장막 패턴(540)이 노출된다.
도 26을 참조하면, 제3 절연 패턴(560), 제1 영역(525)이 노출된 반도체 기판(510), 및 제2 영역(545)과 제3 영역(550)이 노출된 전하 저장막 패턴(540) 상에 도전막(565)을 형성한다. 도전막(565)은 화학 기상 증착, 원자층 증착, 물리 기상 증착 등을 이용하여 약 200Å 정도의 두께로 형성될 수 있다. 예를 들어, 도전막(565)은 금속 실리사이드로 이루어질 수 있다. 상기 금속 실리사이드로는 텅스텐 실리사이드, 탄탈룸 실리사이드, 코발트 실리사이드, 티타늄 실리사이드 등이 사용될 수 있다.
도 27을 참조하면, 도전막(565) 상에 포토레지스트 패턴(570)을 형성한다. 본 발명의 실시예들에 따르면, 포토레지스트 패턴(570)은 더블 패터닝 방식에 의하여 형성된다. 따라서, 포토레지스트 패턴(570)은 광의 한계 해상도에 대응하는 선폭 및 미세한 피치를 가질 수 있다.
한편, 더블 패터닝 방식에 의하여 포토레지스트 패턴(570)을 형성하는 공정은 도 10 내지 도 22를 통하여 상세하게 설명한 공정과 실질적으로 동일하다. 따라서, 포토레지스트 패턴(570)에 대한 중복된 설명은 생략하기로 한다.
도 28을 참조하면, 포토레지스트 패턴(570)을 식각 마스크로 사용하는 식각 공정을 통하여 도전막(565), 제3 절연 패턴(560), 전하 저장막 패턴(540) 및 제1 절연 패턴(535)을 패터닝한다. 따라서, 게이트 구조물(590), 공통 소스 라인(640), 그라운드 선택 라인(650) 및 스트링 선택 라인(660)을 동시에 형성할 수 있다. 예를 들어, 공통 소스 라인(640), 그라운드 선택 라인(650) 및 스트링 선택 라인(660)은 게이트 구조물(590)들의 외각에 형성된다.
도시되지는 않았지만, 게이트 구조물(590), 공통 소스 라인(640), 그라운드 선택 라인(650) 및 스트링 선택 라인(660)을 커버하는 층간 절연막(도시되지 않음) 을 형성한다. 상기 층간 절연막을 관통하는 콘택 홀(도시되지 않음)을 형성한 후, 상기 콘택 홀을 매립시키는 콘택(도시되지 않음)을 형성한다. 이는 도 9를 통하여 상세하게 설명하였으므로, 중복된 설명으로 생략하기로 한다.
본 발명의 다른 실시예에 따르면, 공통 소스 라인(350)을 게이트 구조물(590), 그라운드 선택 라인(650) 및 스트링 선택 라인(660)과 동시에 형성한다. 따라서, 공정 시간 및 공정 단계를 감소시켜 공정 효율을 향상시킬 수 있다.
또한, 층간 절연막을 단층으로 형성하여, 상기 단층 구조의 층간 절연막을 관통하는 콘택홀을 형성할 수 있다. 따라서, 층간 절연막을 관통하는 콘택홀(도시되지 않음)을 형성하기 위한 식각 공정이 용이해진다. 이에 전체적인 공정 시간이 단축시키고, 공정 난이도를 감소시킬 수 있다.
도 29는 본 발명의 일 실시예에 따른 불휘발성 메모리 장치를 설명하기 위한 도면이다. 한편, 본 발명의 일 실시예에 따른 불휘발성 메모리 장치는 게이트 구조물을 제외하고, 상술한 불휘발성 메모리 장치의 제조 방법에 의하여 제조된 불휘발성 메모리 장치와 동일한 구성을 가짐으로 그 중복된 설명은 생략하기로 하며, 동일한 구성 요소에 대해서는 동일한 참조 부호 및 명칭을 사용하기로 한다.
도 29를 참조하면, 불휘발성 메모리 장치(700)는 그라운드 선택 라인(710), 스트링 선택 라인(720), 게이트 구조물들(730) 및 공통 소스 라인(740)을 포함한다.
그라운드 선택 라인(710)은 반도체 기판(750) 상에 형성되고, 스트링 선택 라인(720)은 그라운드 선택 라인(710)과 이격되도록 형성된다.
게이트 구조물들(730)은 스트링 선택 라인(720)과 그라운드 선택 라인(710)의 사이에 형성된다. 게이트 구조물들(730)은 제1 게이트 구조물들(732) 및 제2 게이트 구조물들(734)을 포함한다. 예를 들어, 제2 게이트 구조물들(734)은 제1 게이트 구조물들(734)의 사이에 배치된다.
앞에서 언급한 바와 같이, 게이트 구조물들(730)은 더블 패터닝 방식에 의하여 패터닝될 수 있다. 즉, 게이트 구조물들(730)의 패터닝을 하기 위한 패터닝 공정에서 식각 마스크로 사용되는 포토레지스트 패턴은 제1 포토레지스트 패턴(도시되지 않음) 및 제2 포토레지스트 패턴(도시되지 않음)을 포함한다. 상기 2 포토레지스트 패턴(도시되지 않음)은 상기 제1 포토레지스트 패턴의 사이에 배치된다. 따라서, 포토레지스트 패턴을 더블 패터닝 방식에 의해 형성함으로써 포토레지스트 패턴의 간격을 미세하게 할 수 있다. 이 때, 상기 제1 포토레지스트 패턴과 상기 제2 포토레지스트 패턴은 동일한 폭을 가질 수 있다. 이와 달리, 본 발명의 일 실시예에 따르면, 상기 제1 포토레지스트 패턴과 상기 제2 포토레지스트 패턴은 상이한 폭을 가질 수 있다. 따라서, 상기 포토레지스트 패턴을 식각 마스크로 이용하여 패터닝 하는 경우에 게이트 구조물들(730)은 서로 다른 폭을 갖는 게이트 구조물들을 포함할 수 있다. 도시된 바와 같이, 게이트 구조물들(730)은 서로 다른 폭을 갖는 제1 게이트 구조물들(732)과 제2 게이트 구조물들(734)을 포함한다. 이는 더블 패터닝 방식에 의하여 포토레지스트 패턴들의 폭이 상이할 수 있기 때문이다.
따라서, 게이트 구조물들(730)이 더블 패터닝 방식에 의하여 패터닝되는 경우, 게이트 구조물들(730)들은 미세한 간격을 갖는다. 따라서, 불휘발성 메모리 장 치(700)의 집적도가 향상된다.
또한, 공통 소스 라인(740)은 그라운드 선택 라인(710)과 인접한 영역에 게이트 구조물들(730)과 동시에 형성된다. 즉, 게이트 구조물들(730)이 형성될 때, 공통 소스 라인(740)을 동시에 형성될 수 있다. 공통 소스 라인(740)은 앞에서 언급한 본 발명의 일 실시예에 따른 제조 방법에 의하여 형성될 수 있다. 이와 달리, 그라운드 선택 라인(710)을 게이트 구조물들(730)과 동시에 형성할 수 있다면, 다양한 방법에 의하여 형성될 수 있다.
이와 같이, 공통 소스 라인(740)을 게이트 구조물들(730)과 동시에 형성하므로, 공정 시간 및 공정 비용이 감소된다. 또한, 후속하는 층간 절연막(760) 및 콘택(770)의 형성 공정을 쉽게 수행할 수 있다.
이와 같은 불휘발성 메모리 장치의 제조 방법에 따르면, 공통 소스 라인을 게이트 구조물과 동일한 공정을 통하여 형성함으로써, 공정 시간 및 단계 수를 감소시킬 수 있다. 또한, 콘택을 위한 콘택홀을 형성하기 위하여 단층의 층간 절연막을 관통시키켜 형성하므로, 식각 공정의 난이도를 감소시킬 수 있다.
또한, 더블 패터닝 방식에 의하여 포토레지스트 패턴을 형성하므로 미세한 피치를 갖는 포토레지스트 패턴을 형성할 수 있다. 이에 포토레지스트 패턴을 식각 마스크로 사용하여 대상물을 식각한다. 따라서, 불휘발성 메모리 장치의 집적도를 향상시킬 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (28)
- 반도체 기판 상에 제1 절연막을 형성하는 단계;상기 제1 절연막 상에 전하 저장막을 형성하는 단계;상기 전하 저장막 상에 제2 절연막을 형성하는 단계;상기 제2 절연막, 상기 전하 저장막 및 상기 제1 절연막의 일부를 순차적으로 제거하여 상기 반도체 기판의 제1 영역을 노출시키는 제1 개구를 갖는 제2 절연 패턴, 전하 저장막 패턴 및 제1 절연 패턴을 형성하는 단계;상기 제2 절연 패턴의 일부를 제거하여 전하 저장막 패턴의 제2 영역 및 제 3 영역을 노출시키는 제2 개구를 갖는 제3 절연 패턴을 형성하는 단계;상기 제3 절연 패턴 상에 도전막을 형성하는 단계;상기 도전막 상에 일정 간격을 갖는 제1 포토 포토레지스트 패턴 및 상기 각각의 제1 포토레지스트 패턴 사이에 배치된 제2 포토레지스트 패턴을 포함하는 포토레지스트 패턴을 형성하는 단계; 및상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 도전막, 상기 제3 절연 패턴, 상기 전하 저장막 패턴 및 상기 제1 절연 패턴을 패터닝하여 상기 제1 영역에는 공통 소스 라인을 형성하고, 상기 제2 영역에는 그라운드 선택 라인을 형성하며, 상기 제3 영역에는 스트링 선택 라인을 형성하고, 상기 제1 영역 내지 제3 영역을 제외한 제4 영역에는 게이트 구조물들을 형성하는 단계를 포함하는 불휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는상기 도전막 상에 제1 포토레지스트 막을 형성하는 단계;상기 제1 포토레지스트 막을 패터닝하여 서로 제1 간격만큼 이격되도록 상기 제1 포토레지스트 패턴을 형성하는 단계;상기 제1 포토레지스트 패턴 및 상기 도전막 상에 제2 포토레지스트 막을 형성하는 단계; 및상기 제2 포토레지스트 막을 패터닝하여 상기 각각의 제1 포토레지스트 패턴과 상기 제1 간격보다 좁은 제2 간격만큼 이격되도록 상기 제1 포토레지스트 패턴의 사이에 상기 제2 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제2 항에 있어서, 상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트 패턴은 광의 한계 해상도에 대응하는 선폭을 갖도록 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는상기 도전막 상에 서로 제1 간격만큼 이격되도록 제1 포토레지스트 패턴을 형성하는 단계;상기 제1 포토레지스트의 표면들 및 상기 도전막 상에 반응 방지막을 형성하 는 단계; 및상기 반응 방지막 상에 상기 각각의 제1 포토레지스트 패턴과 상기 제1 간격보다 좁은 제2 간격만큼 이격되도록 상기 제1 포토레지스트 패턴의 사이에 제2 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제4 항에 있어서, 상기 반응 방지막은 제1 포토레지스트 패턴을 HBr 플라즈마 처리하여 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제4 항에 있어서, 상기 제2 포토레지스트 패턴을 형성한 후 상기 제2 포토레지스트 패턴을 HBr 플라즈마 처리하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제4 항에 있어서, 상기 제1 포토레지스트 패턴과 상기 제2 포토레지스트 패턴의 사이에 형성된 상기 반응 방지막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제4 항에 있어서, 상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트 패턴은 광의 한계 해상도에 대응하는 선폭을 갖도록 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 포토레지스트 패턴을 형성하는 단계는상기 도전막 상에 서로 제1 간격만큼 이격되도록 제1 포토레지스트 패턴을 형성하는 단계;상기 제1 포토레지스트 패턴의 측벽에 스페이서를 형성하는 단계; 및상기 스페이서 사이의 상기 도전막 상에 상기 제1 포토레지스트 패턴과 상기 제1 간격보다 좁은 제2 간격만큼 이격되도록 제2 포토레지스트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제9 항에 있어서, 상기 제1 포토레지스트 패턴의 측벽에 상기 스페이서를 형성하는 단계는상기 제1 포토레지스트 패턴의 표면들 및 상기 도전막 상에 예비 스페이서막을 형성하는 단계; 및상기 예비 스페이서막을 이방성 식각 공정을 통하여 식각하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제9 항에 있어서, 상기 제1 포토레지스트 패턴 및 상기 제2 포토레지스트 패턴은 광의 한계 해상도에 대응하는 선폭을 갖도록 형성되는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서, 이온 주입 공정을 통하여 상기 제1 영역에 대응하는 반도체 기판의 표면에 불순물을 주입하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제12 항에 있어서, 상기 불순물을 주입하는 단계는상기 제1 절연막을 형성하기 전에 상기 제1 영역에 대응하는 반도체 기판에 상기 불순물을 주입하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제12 항에 있어서, 상기 불순물을 주입하는 단계는상기 제2 절연 패턴, 상기 전하 저장막 패턴 및 상기 제1 절연 패턴을 형성한 후, 상기 제1 개구에 의하여 노출된 상기 반도체 기판에 상기 불순물을 주입하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제1 항에 있어서, 상기 제1 절연 패턴은 실리콘 산화물로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제1 항에 있어서, 상기 전하 저장막 패턴은 폴리 실리콘 또는 아모포스 실리콘으로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제16 항에 있어서, 상기 제3 절연 패턴은 실리콘 산화물, 실리콘 질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제1 항에 있어서, 상기 전하 저장막 패턴은 실리콘 질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제18 항에 있어서, 상기 제3 절연 패턴은 실리콘 산화물, 실리콘 산질화물 또는 상기 실리콘 질화물보다 높은 유전 상수를 갖는 고유전율 물질로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제18 항에 있어서, 상기 제3 절연 패턴은 알루미늄 산화물로 이루어진 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제1 항에 있어서, 상기 제1 영역, 상기 제2 영역 및 상기 제3 영역을 상기 제4 영역의 외곽에 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 22은(는) 설정등록료 납부시 포기되었습니다.제1 항에 있어서, 상기 게이트 구조물과 인접하는 상기 기판의 표면에 소스/드레인 영역들을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모 리 장치의 제조 방법.
- 제1 항에 있어서, 상기 게이트 구조물들, 상기 그라운드 선택 라인, 상기 스트링 선택 라인 및 상기 공통 소스 라인을 충분하게 커버하도록 층간 절연막을 형성하는 단계;상기 층간 절연막의 일부를 제거하여 반도체 기판의 제5 영역을 노출시키는 콘택 홀을 형성하는 단계; 및상기 콘택 홀을 충분하게 매립시키는 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 청구항 24은(는) 설정등록료 납부시 포기되었습니다.제23 항에 있어서, 상기 층간 절연막은 실리콘 산화물인 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 제23 항에 있어서, 상기 제5 영역은 상기 제4 영역에 인접하게 형성하는 것을 특징으로 하는 불휘발성 메모리 장치의 제조 방법.
- 반도체 기판 상에 형성되는 그라운드 선택 라인;상기 그라운드 선택 라인과 이격되도록 형성된 스트링 선택 라인;상기 그라운드 선택 라인과 상기 스트링 선택 라인의 사이에 형성되고, 제1 게이트 구조물들, 및 상기 제1 게이트 구조물들의 사이에 배치되며 상기 제1 게이 트 구조물들과 다른 폭을 갖는 제2 게이트 구조물들을 포함하는 게이트 구조물들; 및상기 그라운드 선택 라인과 인접한 영역에 상기 게이트 구조물들과 동시에 형성되는 공통 소스 라인을 포함하는 불휘발성 메모리 장치.
- 청구항 27은(는) 설정등록료 납부시 포기되었습니다.제26 항에 있어서, 상기 게이트 구조물들은 상기 반도체 기판 상에 순차적으로 형성된 제1 절연 패턴, 전하 저장막 패턴, 제2 절연 패턴, 도전막 패턴을 포함하는 것을 특징으로 하는 불휘발성 메모리 장치.
- 청구항 28은(는) 설정등록료 납부시 포기되었습니다.제26 항에 있어서, 상기 공통 소스 라인, 상기 그라운드 선택 라인, 상기 스트링 선택 라인 및 상기 게이트 구조물을 충분하게 커버하도록 형성된 층간 절연막; 및상기 스트링 선택 라인에 인접하게 구비되며, 상기 층간 절연막을 관통하여 형성된 콘택을 더 포함하는 것을 불휘발성 메모리 장치.
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070047383A KR100882741B1 (ko) | 2007-05-16 | 2007-05-16 | 불휘발성 메모리 장치의 제조 방법 및 불휘발성 메모리장치 |
| US12/153,071 US7615437B2 (en) | 2007-05-16 | 2008-05-13 | Non-volatile memory device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020070047383A KR100882741B1 (ko) | 2007-05-16 | 2007-05-16 | 불휘발성 메모리 장치의 제조 방법 및 불휘발성 메모리장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR100882741B1 true KR100882741B1 (ko) | 2009-02-09 |
Family
ID=40026626
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020070047383A KR100882741B1 (ko) | 2007-05-16 | 2007-05-16 | 불휘발성 메모리 장치의 제조 방법 및 불휘발성 메모리장치 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7615437B2 (ko) |
| KR (1) | KR100882741B1 (ko) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20110135136A (ko) | 2010-06-10 | 2011-12-16 | 주식회사 하이닉스반도체 | 반도체 장치의 극미세 패턴 형성을 위한 방법 |
| CN104681482B (zh) * | 2013-11-26 | 2017-05-31 | 旺宏电子股份有限公司 | 三维存储器阵列的串选择线及其制作方法 |
| CN108511338B (zh) * | 2017-02-27 | 2020-11-10 | Imec 非营利协会 | 一种在介电层中限定用于导电路径的图案的方法 |
| US20200066521A1 (en) * | 2017-03-31 | 2020-02-27 | Intel Corporation | Colored self-aligned subtractive patterning |
| WO2018182713A1 (en) * | 2017-03-31 | 2018-10-04 | Intel Corporation | Colored self-aligned subtractive patterning by asymmetric spacer formation |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060093160A (ko) * | 2005-02-21 | 2006-08-24 | 주식회사 하이닉스반도체 | 낸드형 플래쉬 메모리 소자의 제조방법 |
| KR20060106165A (ko) * | 2005-04-06 | 2006-10-12 | 삼성전자주식회사 | 저저항 금속라인을 갖는 플래시 메모리와 그 제조방법 |
| WO2006116432A2 (en) | 2005-04-25 | 2006-11-02 | Spansion Llc | Array source line in nand flash memory |
| KR20070047179A (ko) * | 2005-11-01 | 2007-05-04 | 주식회사 하이닉스반도체 | Ｎａｎｄ형 플래쉬 메모리 소자 제조 방법 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4102112B2 (ja) | 2002-06-06 | 2008-06-18 | 株式会社東芝 | 半導体装置及びその製造方法 |
| KR100487560B1 (ko) * | 2003-03-10 | 2005-05-03 | 삼성전자주식회사 | 선택 트랜지스터를 갖는 이이피롬 및 그 제조방법 |
| KR100614657B1 (ko) | 2005-04-04 | 2006-08-22 | 삼성전자주식회사 | 플래쉬 기억 장치 및 그 형성 방법 |
-
2007
- 2007-05-16 KR KR1020070047383A patent/KR100882741B1/ko active IP Right Grant
-
2008
- 2008-05-13 US US12/153,071 patent/US7615437B2/en active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20060093160A (ko) * | 2005-02-21 | 2006-08-24 | 주식회사 하이닉스반도체 | 낸드형 플래쉬 메모리 소자의 제조방법 |
| KR20060106165A (ko) * | 2005-04-06 | 2006-10-12 | 삼성전자주식회사 | 저저항 금속라인을 갖는 플래시 메모리와 그 제조방법 |
| WO2006116432A2 (en) | 2005-04-25 | 2006-11-02 | Spansion Llc | Array source line in nand flash memory |
| KR20070047179A (ko) * | 2005-11-01 | 2007-05-04 | 주식회사 하이닉스반도체 | Ｎａｎｄ형 플래쉬 메모리 소자 제조 방법 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20080283902A1 (en) | 2008-11-20 |
| US7615437B2 (en) | 2009-11-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7071061B1 (en) | Method for fabricating non-volatile memory | |
| JP2008227535A (ja) | Ｓｏｎｏｓフラッシュメモリ素子及びその形成方法 | |
| US9761596B2 (en) | Non-volatile memory and manufacturing method thereof | |
| CN106328653B (zh) | 非易失性存储器及其制造方法 | |
| US7045424B2 (en) | Method of fabricating local SONOS type gate structure and method of fabricating nonvolatile memory cell having the same | |
| KR100882741B1 (ko) | 불휘발성 메모리 장치의 제조 방법 및 불휘발성 메모리장치 | |
| US7141473B2 (en) | Self-aligned 1 bit local SONOS memory cell and method of fabricating the same | |
| KR100593749B1 (ko) | 플래쉬 메모리 소자의 제조방법 및 그에 의하여 제조된플래쉬 메모리 소자 | |
| JP2014053565A (ja) | 半導体記憶装置およびその製造方法 | |
| TWI233666B (en) | Method of manufacturing non-volatile memory cell | |
| US7091090B2 (en) | Nonvolatile memory device and method of forming same | |
| KR100787943B1 (ko) | 비휘발성 기억 소자의 형성 방법 | |
| US6242773B1 (en) | Self-aligning poly 1 ono dielectric for non-volatile memory | |
| US7553726B2 (en) | Method of fabricating nonvolatile memory device | |
| US7005355B2 (en) | Method for fabricating semiconductor memories with charge trapping memory cells | |
| JPH07106441A (ja) | 半導体装置の製造方法 | |
| KR100672717B1 (ko) | 비휘발성 메모리 장치의 제조방법 | |
| KR20060062554A (ko) | 요철구조 활성영역을 갖는 비휘발성메모리소자 및 그제조방법 | |
| US6806530B2 (en) | EEPROM device and method for fabricating same | |
| CN107634066B (zh) | 非易失性存储器阵列及其制造方法 | |
| US20080305594A1 (en) | Method for fabricating non-volatile memory | |
| KR101025925B1 (ko) | 비휘발성 메모리 소자의 제조 방법 | |
| KR100279001B1 (ko) | 플래쉬 메모리 셀의 제조방법 | |
| US7144774B1 (en) | Method of fabricating non-volatile memory | |
| KR100540337B1 (ko) | 반도체 소자의 게이트 형성 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| AMND | Amendment | ||
| E601 | Decision to refuse application | ||
| AMND | Amendment | ||
| J201 | Request for trial against refusal decision | ||
| B701 | Decision to grant | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130131 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20140129 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20150202 Year of fee payment: 7 |