KR100540337B1 - 반도체 소자의 게이트 형성 방법 - Google Patents

반도체 소자의 게이트 형성 방법 Download PDF

Info

Publication number
KR100540337B1
KR100540337B1 KR1020030101532A KR20030101532A KR100540337B1 KR 100540337 B1 KR100540337 B1 KR 100540337B1 KR 1020030101532 A KR1020030101532 A KR 1020030101532A KR 20030101532 A KR20030101532 A KR 20030101532A KR 100540337 B1 KR100540337 B1 KR 100540337B1
Authority
KR
South Korea
Prior art keywords
gate
isolation layer
semiconductor device
forming
etching
Prior art date
Application number
KR1020030101532A
Other languages
English (en)
Other versions
KR20050070928A (ko
Inventor
박건욱
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030101532A priority Critical patent/KR100540337B1/ko
Publication of KR20050070928A publication Critical patent/KR20050070928A/ko
Application granted granted Critical
Publication of KR100540337B1 publication Critical patent/KR100540337B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823412—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
    • H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 활성 지역과 인접한 소자분리막의 일부분을 식각하여 제거하고 상기 영역으로 게이트 및 채널 영역을 확장시킨 반도체 소자의 게이트 형성 방법에 관한 것이다.
본 발명의 반도체 소자의 게이트 형성 방법은 기판상에 소자 분리막을 형성하는 단계; 활성 영역과 인접하는 상기 소자 분리막의 소정 영역을 식각하여 제거하는 단계; 상기 기판에 열산화공정을 실시하여 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 폴리 실리콘을 증착하는 단계; 상기 폴리 실리콘을 식각하여 게이트를 형성하는 단계; 및 상기 게이트를 마스크로 이용하여 소오스/드레인 이온 주입 공정을 하는 단계를 포함하여 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 게이트 형성 방법은 채널 형성 면적을 증가시킬 수 있고, 이로 인해 낮은 게이트 전압을 가지고도 보다 큰 전계를 얻을 수 있을 뿐만 아니라, 낮은 게이트 전압에서도 채널을 형성할 수 있고, 빠른 응답 속도를 얻을 수 있는 장점이 있다.
게이트, 소자분리막

Description

반도체 소자의 게이트 형성 방법{Method for fabricating gate of semiconductor device}
도 1a 내지 도 1b는 종래기술에 의한 게이트 형성 공정의 단면도.
도 2a 내지 도 2f는 본 발명에 의한 게이트 형성 공정의 사시도.
도 2g는 본 발명에 의한 게이트 형성 공정의 단면도.
본 발명은 반도체 소자의 게이트 형성 방법에 관한 것으로, 보다 자세하게는 소자분리막의 일부를 식각하고, 이 영역으로 활성 영역을 확장시킴으로써 채널 형성 면적을 증가시킬 수 있는 게이트 형성 방법에 관한 것이다.
종래에는, 비휘발성 반도체 소자는 전기적으로 데이터의 소거와 저장이 가능하고, 전원이 공급되지 않아도 데이터의 보존이 가능하다는 잇점을 지녀, 최근 다양한 분야에서 그 응용범위를 확대하고 있다.
이러한 비휘발성 반도체 소자는 메모리 셀 어레이의 구조에 따라 크게, 낸드(NAND type)과 노어형(NOR type)으로 구분되는데, 이들은 고집적화와 고속성으로 대별되는 각각의 장단점을 지니고 있어, 각각의 장점이 부각되는 응용처에서의 사용이 증가되고 있는 추세이다.
이중, 본 발명과 직접적으로 관련되는 노어형 비휘발성 반도체 소자는 하나의 비트 라인에 싱글 트랜지스터로 구성되는 다수의 메모리 셀이 병렬로 연결되고, 비트 라인에 연결되는 드레인과 공통 소오스 라인에 연결되는 소오스 사이에 하나의 셀 트랜지스터만 연결되도록 이루어져, 메모리 셀의 전류가 증대되고 고속동작이 가능한 반면, 비트 라인 콘택과 소오스 라인이 차지하는 면적의 증대로 인해 메모리 소자의 고집적화가 어렵다는 단점을 갖는다.
상기와 같은 특징을 갖는 노어형 비휘발성 반도체 소자는 통상, 부유 게이트(floating gate)와 제어 게이트(control gate)가 층간 절연막을 사이에 두고 적층되는 구조를 가지도록 메모리 셀이 구성되어, 데이터의 저장과 소거 및 판독 작업과 관련된 일련의 소자 동작이 다음과 같은 방식으로 이루어진다. 이때, 데이터의 저장과 관련되는 프로그램은 열전자 주입(hot electron injection)이나 FN 터널(Fowler-Nordheim tunnel) 방식으로 이루어지고, 데이터의 소거와 관련되는 지우기는 FN 터널 방식으로 이루어지는데, 여기서는 일 예로서, 프로그램이 열전자 주입 방식으로 이루어지는 경우에 대하여 살펴본다.
먼저, 프로그램에 대하여 살펴본다. 비트 라인과 제어 게이트에 전압을 인가하여 소오스와 드레인 사이에 채널을 형성해 주면, 드레인에서 열전자가 발생하게 되고, 이 전자들은 제어 게이트의 전압으로 인해 게이트 절연막(또는 터널링 절연 막) 장벽을 뛰어 넘어 부유 게이트로 주입된다. 그 결과, 프로그램이 이루어져 지우기(erase)된 셀에 데이터가 기록되게 된다.
이와 같이 부유 게이트에 전자가 채워지게 되면, 이 전자들로 인해 메모리 셀의 문턱 전압이 올라가게 되므로, 워드 라인과 연결된 제어 게이트에 전원 전압(3.3V 또는 5V)을 공급하여 셀을 읽으면, 높은 문턱 전압으로 인해 채널이 형성되지 않게 되어 전류가 흐르지 못하므로, 한 가지 상태를 기억시킬 수 있게 된다.
한편, 새로운 정보를 저장하기 위해 다시 지우기를 하고자 할 경우에는 제어 게이트를 접지시키고 소오스에 높은 고전압을 인가하여 부유 게이트와 기판 사이의 게이트 절연막 양단에 강한 전계를 공급하게 되면, 게이트 절연막 장벽이 얇아지게 되어 FN 터널 방식으로 부유 게이트 내에 저장된 전자가 얇은 절연막 장벽을 투과하여 한꺼번에 기판쪽으로 빠져나가게 된다. 그 결과, 데이터의 소거가 이루어지게 된다. 이렇게 되면, 부유 게이트에 전자가 없어 셀의 문턱 전압이 낮아지기 때문에, 제어 게이트에 전원 전압을 인가하여 셀을 읽으면 처음과는 다른 한 가지 상태를 기억시킬 수 있다.
즉, 데이터 판독은 선택 셀의 비트 라인과 제어 게이트에 적정 전압을 인가하여 메모리 셀 트랜지스터의 전류 유·무를 판독해 주는 방식으로 이루어짐을 알 수 있다.
도 1a 내지 도 1b는 종래 기술에 의한 게이트 형성 방법의 공정 단면도이다.
먼저, 도 1a는 게이트 절연막, 제1도전체, 제1절연막 및 제2절연막을 증착하 는 단계에 관한 것이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(10)상에 게이트 절연막(11)을 형성하고, 부유 게이트를 형성하기 위한 제1도전체(12)를 증착한 후, 이후 형성될 제어 게이트와 부유 게이트의 절연을 위해 제1절연막(13) 및 제2절연막(14)을 형성한다. 이때 상기 게이트 절연막은 산화막 또는 질화막을 단독으로도 형성할 수 있으나, 상부산화막/질화막/하부산화막으로 형성되는 ONO(Oxide-Nitride-Oxide, 이하 ONO) 구조로 형성하는 것이 바람직하다. 또한 상기 제1도전체는 실리콘을 증착하고, 폴리 실리콘이나 단결정 실리콘으로 결정화하여 이후 공정에서 식각하여 부유 게이트로 형성된다. 상기 제1절연막 및 제2절연막은 각각 산화막 및 질화막으로 형성하는 것이 바람직하다.
다음, 도 1b는 상기 제2절연막, 제1절연막 및 제1도전체를 순차적으로 식각하여 게이트를 형성하는 단계이다. 포토레지스트(Photoresist)를 제2절연막 상부에 도포하고 노광 및 현상 공정으로 패턴(도시 안함)한 후, 상기 패턴을 이용하여 제2절연막, 제1절연막 및 제1도전체를 순차적으로 식각하여 부유 게이트(15)를 형성한다. 이때 상기 식각은 게이트 절연막의 산화막을 식각 정지층으로 이용하여 식각할 수 있다.
그러나, 상기와 같은 종래의 게이트 형성 방법에 의하면 소자의 집적도가 높아짐에 따라 게이트의 크기가 작아지고, 이로 인해 채널의 면적이 적어짐에 따라 높은 게이트 전압을 필요로 하는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 소자분리막의 일부를 식각하고, 이 영역으로 활성 영역을 확장시킴으로써 채널 형성 면적을 증가시켜 낮은 게이트 전압을 가지고도 보다 큰 전계를 얻을 수 있을 뿐만 아니라, 낮은 게이트 전압에서도 채널을 형성할 수 있고, 빠른 응답 속도를 얻을 수 있는 게이트 형성 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 기판상에 소자 분리막을 형성하는 단계; 활성 영역과 인접하는 상기 소자 분리막의 소정 영역을 식각하여 제거하는 단계; 상기 기판에 열산화공정을 실시하여 게이트 절연막을 형성하는 단계; 상기 게이트 절연막상에 폴리 실리콘을 증착하는 단계; 상기 폴리 실리콘을 식각하여 게이트를 형성하는 단계; 및 상기 게이트를 마스크로 이용하여 소오스/드레인 이온 주입 공정을 하는 단계를 포함하여 이루어진 반도체 소자의 게이트 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
도 2a 내지 도 2g는 본 발명에 의한 게이트 형성 공정의 사시도 및 단면도이다.
먼저, 도 2a는 기판상에 소자분리막을 형성하는 단계이다. 도에서 보는 바와 같이 소정의 소자가 형성된 기판(20)상에 소자 분리막(21)을 형성한다. 이때 상기 소자 분리막은 기판상에 소자 분리막을 형성할 영역에 마스크를 형성하고, 상기 마스크를 이용하여 트렌치를 형성한 후, 상기 트렌치를 산화막으로 충진하고 평탄화한다. 그리고 상기 마스크를 제거하여 소자 분리막을 형성한다.
다음, 도 2b는 활성 영역과 인접하는 상기 소자 분리막의 소정 영역을 식각하여 제거하는 단계이다. 도에서 보는 바와 같이 이후 공정에서 게이트가 형성될 영역(22)에서 활성 영역(23)과 접하는 소자분리막의 소정 영역을 제거하여 트렌치(24)를 형성한다. 이때 상기 제거되는 트렌치의 깊이는 소자 분리막 깊이의 30 내지 80%를 제거하는데, 바람직하게는 절반 정도로 제거하며, 제거하는 폭은 게이트의 선폭과 같은 선폭을 유지하도록 한다.
다음, 도 2c는 상기 기판에 열산화공정을 실시하여 게이트 절연막을 형성하는 단계이다. 도에서 보는 바와 같이 상기 기판상에 게이트 형성을 위한 게이트 산화막(25)을 열산화막 공정으로 형성한다.
다음, 도 2d는 상기 게이트 절연막상에 폴리 실리콘을 증착하는 단계이다. 도에서 보는 바와 같이 게이트 산화막이 형성된 기판상에 게이트 형성용 실리콘(26)을 증착한다.
다음, 도 2e는 상기 폴리 실리콘을 식각하여 게이트를 형성하는 단계이다. 도에서 보는 바와 같이 포토레지스트를 도포하고 현상 및 노광 공정을 진행하여 패턴(도시 안함)을 형성하고, 상기 패턴을 이용하여 폴리 실리콘을 식각하여 게이트(27)를 형성한다. 이때 상기 소자 분리막의 일부를 제거하여 형성된 트렌치가 상기 식각에 의해 손상을 받지 않도록 한다.
다음, 도 2f는 상기 게이트를 마스크로 이용하여 소오스/드레인 이온 주입 공정을 하는 단계이다. 도에서 보는 바와 같이 상기 형성된 게이트를 이용하여 소오스/드레인을 형성하기 위해 불순물 이온을 주입한다. 상기 주입된 불순물은 소오스/드레인(28)을 형성한다.
다음, 도 2g는 상기 도 2f에서 A-A'의 단면도를 나타내고 있다. 도에서 보는 바와 같이 기판(20)상에 소자 분리막(21)이 형성되어 있고, 상기 소자 분리막의 소정의 부분을 식각한 후 폴리 실리콘으로 형성된 트렌치(24)가 형성되어 있다. 즉, 상기에서 형성된 트렌치에 폴리 실리콘(26)이 충진된 후, 이온 주입 공정으로 소오스/드레인 영역이 형성되며 게이트 하부의 채널 영역 및 소오스/드레인 영역이 도에서 표시된 "B"와 같이 다리 형태의 형상을 갖게 된다. 상기와 같은 채널 영역 및 소오스/드레인 영역의 형상은 상기 소자 분리막을 제거하여 형성된 트렌치에 의해 결정된다. 즉, 제거된 트렌치의 깊이 및 너비에 의해 상기 채널 영역 및 소오스/드레인 영역의 형상이 결정된다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 게이트 형성 방법은 소자분리막의 일부를 식각하고, 이 영역으로 활성 영역을 확장시킴으로써 채널 형성 면적을 증가시켜 낮은 게이트 전압을 가지고도 보다 큰 전계를 얻을 수 있을 뿐만 아니라, 낮은 게이트 전압에서도 채널을 형성할 수 있고, 빠른 응답 속도를 얻을 수 있는 효과가 있다.

Claims (5)

  1. 반도체 소자의 게이트 형성 방법에 있어서,
    기판상에 소자 분리막을 형성하는 단계;
    활성 영역과 인접하는 상기 소자 분리막의 소정 영역을 식각하여 제거하는 단계;
    상기 기판에 열산화공정을 실시하여 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막상에 폴리 실리콘을 증착하는 단계;
    상기 폴리 실리콘을 식각하여 게이트를 형성하는 단계; 및
    상기 게이트를 마스크로 이용하여 소오스/드레인 이온 주입 공정을 하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  2. 제 1항에 있어서,
    상기 소자 분리막의 소정 영역을 제거하는 단계는 트렌치 형태로 식각하여 제거함을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  3. 제 1항에 있어서,
    상기 소자 분리막의 소정 영역을 제거하는 단계에서 제거되는 깊이는 소자 분리막의 깊이의 30 내지 80%임을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  4. 제 1항에 있어서,
    상기 소자 분리막의 소정 영역을 제거하는 단계에서 제거되는 폭은 게이트의 선폭과 같음을 특징으로 하는 반도체 소자의 게이트 형성 방법.
  5. 제 1항에 있어서,
    상기 소오스/드레인 이온 주입 공정으로 형성된 채널 영역은 다리 형상임을 특징으로 하는 반도체 소자의 게이트 형성 방법.
KR1020030101532A 2003-12-31 2003-12-31 반도체 소자의 게이트 형성 방법 KR100540337B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030101532A KR100540337B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 게이트 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030101532A KR100540337B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 게이트 형성 방법

Publications (2)

Publication Number Publication Date
KR20050070928A KR20050070928A (ko) 2005-07-07
KR100540337B1 true KR100540337B1 (ko) 2006-01-11

Family

ID=37260946

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030101532A KR100540337B1 (ko) 2003-12-31 2003-12-31 반도체 소자의 게이트 형성 방법

Country Status (1)

Country Link
KR (1) KR100540337B1 (ko)

Also Published As

Publication number Publication date
KR20050070928A (ko) 2005-07-07

Similar Documents

Publication Publication Date Title
US5471422A (en) EEPROM cell with isolation transistor and methods for making and operating the same
KR100937896B1 (ko) 자기 정렬된 얕은 트렌치 분리를 통한 이이피롬 어레이
JP3966707B2 (ja) 半導体装置及びその製造方法
KR100432888B1 (ko) 비휘발성 메모리 소자 및 그 제조방법
KR100390889B1 (ko) 반도체장치의 비휘발성 메모리 소자 및 그 제조방법
JP6454646B2 (ja) 電荷トラップスプリットゲートデバイス及びその製作方法
US7378706B2 (en) Semiconductor device and method of manufacturing the same
US6144064A (en) Split-gate EEPROM device having floating gate with double polysilicon layer
JP6474349B2 (ja) 高電圧ゲート形成
US6657251B1 (en) Semiconductor memory device having memory transistors with gate electrodes of a double-layer stacked structure and method of fabricating the same
KR100525448B1 (ko) 플래시 메모리 소자의 제조 방법
JP4224148B2 (ja) 非揮発性半導体素子の製造方法
JP2004111892A (ja) フラッシュメモリ装置及びその製造方法ならびにフラッシュメモリ装置用トランジスタ
KR100540337B1 (ko) 반도체 소자의 게이트 형성 방법
US6392927B2 (en) Cell array, operating method of the same and manufacturing method of the same
US5888871A (en) Methods of forming EEPROM memory cells having uniformly thick tunnelling oxide layers
KR100467816B1 (ko) 저전압 구동 플래쉬 메모리 및 그 제조 방법
US20050116281A1 (en) Multilayered dual bit memory device with improved write/erase characteristics and method of manufacturing
US7094643B2 (en) Method of forming gate of flash memory cell
KR100297109B1 (ko) 플래쉬 메모리 소자, 그 제조 방법 및 소거 방법
KR100452316B1 (ko) 비휘발성 반도체 소자 제조방법
JP2003078045A (ja) 不揮発性半導体記憶装置およびその製造方法
KR100533110B1 (ko) 플래시 메모리 제조 방법
US6927128B2 (en) Method for manufacturing low voltage flash memory
KR100390958B1 (ko) 플래시 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111121

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee