KR100297109B1 - 플래쉬 메모리 소자, 그 제조 방법 및 소거 방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 소자, 그 제조 방법 및 소거 방법에 관한 것으로, 반도체 기판상의 선택된 영역에 액티브 영역과 필드 영역을 분리하기 위한 소자 분리막과, 상기 소자 분리막과 수직으로 교차되도록 형성된 워드라인과, 상기 워드라인을 마스크로 불순물 이온 주입 공정에 의해 형성된 소오스 및 드레인 영역과, 상기 워드라인 사이의 상기 드레인 영역 상부에 형성된 드레인 라인과, 상기 소자 분리막에 의해 분리된 액티브 영역상에 상기 워드라인과 수직으로 교차되도록 형성된 소오스 라인을 포함하여 이루어진다.
본 발명에 의하면 소오스 라인이 워드라인과 수직으로 교차되도록 형성되므로 하나의 셀을 선택하여 소거할 수 있는 비트 소거가 가능하고, 선택된 비트만 소거하므로써 과소거를 방지할 수 있으며, 리커버리를 과소거된 비트에 대해서만 실시할 수 있어 리커버리 효율을 향상시킬 수 있는 등 소자의 특성을 개선할 수 있다.
Description
본 발명은 플래쉬 메모리(flash memory)의 제조 방법에 관한 것으로, 특히 워드라인과 소오스 라인을 수직으로 교차하도록 하므로써 기존 플래쉬 메모리의 모든 동작을 가능하게 하고, 비트 소거를 가능하게 하여 과소거 문제를 해결하여 소자의 특성을 향상시킬 수 있는 플래쉬 메모리 소자, 그 제조 방법 및 소거 방법에 관한 것이다.
종래의 플래쉬 메모리 소자의 제조 방법을 도 1의 레이아웃을 이용하여 설명하면 다음과 같다.
반도체 기판상의 선택된 영역에 소자 분리 마스크를 이용한 산화 공정으로 필드 산화막(1)을 형성한다. 필드 산화막(1)을 포함한 반도체 기판 상부에 터널 산화막 및 제 1 폴리실리콘막(2)을 순차적으로 형성한다. 제 1 폴리실리콘 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(2) 및 터널 산화막을 식각하여 필드 산화막(1)의 소정 영역을 노출시킨다. 제 1 폴리실리콘 마스크는 소자 분리 마스크에 의해 형성된 필드 산화막(1)의 소정 영역을 노출시키도록 형성한 다. 전체 구조 상부에 유전체막, 제 2 폴리실리콘막을 순차적으로 형성한 후 워드라인 마스크를 이용한 리소그라피 공정 및 자기정렬 식각 공정으로 제 2 폴리실리콘막, 유전체막, 제 1 폴리실리콘막 및 터널 산화막을 순차적으로 식각하고 필드 산화막의 소정 영역을 식각하여 플로팅 게이트 및 콘트롤 게이트가 적층된 스택 게이트 구조, 즉 워드라인(3)을 형성한다. 워드라인 마스크는 제 1 폴리실리콘 마스크에 의해 노출된 필드 산화막 상부를 따라 소자 분리 마스크와 수직으로 교차하도록 형성하기 때문에 워드라인도 이러한 형상으로 형성된다. 불순물 이온 주입 공정을 실시하여 소오스 라인(4) 및 드레인 영역을 형성한다. 소오스 라인(4)은 워드라인과 수평이 되도록 형성한다. 전체 구조 상부에 층간 절연막을 형성한 후 메탈 콘택 마스크를 이용한 리소그라피 공정 및 식각 공정으로 층간 절연막의 소정 영역을 제거하여 소오스 라인의 일부 및 드레인 영역을 노출시키는 콘택 홀(5)을 형성한 다. 콘택 홀(5)이 매립되도록 전체 구조 상부에 금속층을 형성한 후 비트라인 마스크를 이용한 패터닝 공정으로 비트라인(6)을 형성한다.
상기와 같은 레이아웃으로 제조되는 종래의 플래쉬 메모리 소자는 다음과 같은 문제점을 가지고 있다.
첫째, 플래쉬 메모리 소자는 플로팅 게이트에 저장된 전하를 소오스로 빼내어 소거를 실시하기 때문에 워드라인과 소오스 라인이 평행하게 형성된 상기와 같은 구조에서는 섹터 단위로 소거를 실시한다. 따라서 하나의 셀 단위를 소거할 수 있는 비트 소거가 불가능하다.
둘째, 상기와 같이 섹터 단위로 소거하기 때문에 셀마다 소거 속도에 차이가 난다. 따라서, 이미 소거된 셀이 다른 셀이 소거되는 동안 과소거되는 문제점이 발생한다.
세째, 리커버리를 드레인 라인 단위로 실시하기 때문에 리커버리 효율이 떨어진다.
네째, 드레인 및 소오스 라인의 일부에 콘택 홀이 존재하고, 이를 매립하도록 금속층이 형성되고, 이 금속층을 패터닝하여 비트라인이 형성되므로 집적도가 떨어진다.
다섯째, 소오스 라인이 불순물의 확산에 의해 형성되므로 저항에 의한 소자의 동작 속도가 저하된다.
따라서, 본 발명은 섹터 소거 및 비트 소거를 가능하게 하고, 소자의 동작 속도가 저하되지 않아 소자의 신뢰성을 향상시킬 수 있는 플래쉬 메모리 소자, 그 제조 방법 및 소거 방법을 제공하는데 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자는 반도체 기판과, 상기 반도체 기판상의 선택된 영역에 액티브 영역과 필드 영역을 분리하기 위한 소자 분리막과, 상기 소자 분리막과 수직으로 교차되도록 형성된 워드라인과, 상기 워드라인을 마스크로 불순물 이온 주입 공정에 의해 형성된 소오스 및 드레인 영역과, 상기 워드라인 사이의 상기 드레인 영역 상부에 형성된 드레인 라인과, 상기 소자 분리막에 의해 분리된 액티브 영역상에 상기 워드라인과 수직으로 교차되도록 형성된 소오스 라인을 포함하여 이루어진 것을 특징으로 한다.
또한, 상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 반도체 기판상의 선택된 영역에 소자 분리막을 형성하는 단계와, 전체 구조 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성한 후 상기 제 1 폴리실리콘막 및 터널 산화막의 선택된 영역을 식각하여 상기 소자 분리막의 소정 영역을 노출시키는 단계와, 전체 구조 상부에 유전체막, 제 2 폴리실리콘막을 순차적으로 형성한 후 상기 제 2 폴리실리콘막, 유전체막, 제 1 폴리실리콘막 및 터널 산화막을 순차적으로 식각하여 상기 소자 분리막과 수직으로 교차되는 워드라인을 형성하는 단계와, 상기 워드라인을 마스크로 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상에 소오스 및 드레인 영역을 형성하는 단계와, 상기 드레인 영역 상부에 도전층을 형성한 후 패터닝하여 워드라인과 평행하게 드레인 라인을 형성하는 단계와, 전체 구조 상부에 층간 절연막을 형성한 후 소오스 영역을 노출시키는 콘택 홀을 형성하는 단계와, 상기 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 증착한 후 상기 워드라인과 수직으로 교차되도록 패터닝하여 소오스 라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
한편, 상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 소거 방법은 소오스 라인을 워드라인과 수직으로 교차되도록 형성된 플래쉬 메모리 소자의 모든 소오스 라인에 5V의 전압을 인가하고, 모든 워드라인에 -9V의 전압을 인가하여 섹터 단위로 소거를 실시하고, 하나의 셀을 선택하는 소오스 라인과 워드라인에 각각 5V 및 -9V의 전압을 인가하여 비트 소거를 실시하는 것을 특징으로 한다.
도 1은 종래의 플래쉬 메모리 소자의 레이아웃.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 레이아웃.
도 3은 도 2의 A-A' 라인을 따라 절취한 상태의 단면도.
도 4는 도 2의 B-B' 라인을 따라 절취한 상태의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1, 10 및 102 : 필드 산화막 2, 20 및 104 : 제 1 폴리실리콘막
3 및 30 : 워드라인 4 및 60 : 소오스 라인
5 및 50 : 콘택 홀 6 : 비트라인
40 : 드레인 라인 101 : 반도체 기판
103 : 터널 산화막 105 : 유전체막
106 : 제 2 폴리실리콘막 107 : 소오스 영역
108 : 드레인 영역 109 : 도전층
110 : 층간 절연막 111 : 금속층
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2는 본 발명에 따른 플래쉬 메모리 소자의 레이아웃이고, 도 3은 도 2의 A-A' 라인을 따라 절취한 상태의 단면도이며, 도 4는 도 2의 B-B' 라인을 따라 절취한 상태의 단면도로서, 이들을 참조하여 본 발명에 따른 플래쉬 메모리 소자를 제조 방법순으로 설명하기로 한다.
반도체 기판(101)상의 선택된 영역에 소자 분리 마스크를 이용한 산화 공정으로 필드 산화막(10, 102)을 형성한다. 소자 분리 마스크는 이에 의한 산화 공정에 의해 형성되는 필드 산화막(10, 102)이 반도체 기판(101)의 소정 영역을 노출시킬 수 있도록 소정 간격의 패턴으로 형성한다. 전체 구조 상부에 터널 산화막(103) 및 제 1 폴리실리콘막(20, 104)을 순차적으로 형성한 후 제 1 폴리실리콘 마스크를 이용한 리소그라피 공정 및 식각 공정으로 제 1 폴리실리콘막(20, 104) 및 터널 산화막 (103)의 소정 영역을 식각하여 필드 산화막(10, 102)의 소정 영역을 노출시킨다. 제 1 폴리실리콘 마스크는 전체 구조를 덮고 필드 산화막(10, 102)의 소정 영역만 노출시키도록 형성한다. 전체 구조 상부에 유전체막(105), 제 2 폴리실리콘막 (106)을 순차적으로 형성한다. 이때, 제 2 폴리실리콘막(106) 상부에 텅스텐 실리사이드막 및 반사 방지막을 더 형성할 수 있다. 소자 분리 마스크와 수직으로 교차되도록 형성된 워드라인 마스크를 이용한 리소그라피 공정 및 자기정렬 식각 공정을 실시하여 제 2 폴리실리콘막(106), 유전체막(105), 제 1 폴리실리콘막(104) 및 터널 산화막(103)을 순차적으로 식각하여 워드라인(30)으로 작용하는 플로팅 게이트와 콘트롤 게이트가 적층된 스택 게이트 구조를 형성한다. 불순물 이온 주입 공정을 실시하여 노출된 반도체 기판(101)상에 소오스(107) 및 드레인(108) 영역을 형성한다. 드레인 영역(108) 상부에 폴리실리콘막 또는 금속층등의 도전층(109)을 형성한 후 패터닝하여 드레인 라인(40)을 형성한다. 드레인 라인(40)은 워드라인 (30)과 평행하게 형성된다. 전체 구조 상부에 층간 절연막(110)을 형성한 후 소오스 콘택 마스크를 이용한 리소그라피 공정 및 식각 공정으로 층간 절연막(110)의 선택된 영역을 식각하여 소오스 영역(107)을 노출시키는 콘택 홀(50)을 형성한다. 콘택 홀(50)이 매립되도록 전체 구조 상부에 금속층(111)을 형성한 후 소오스 라인 마스크를 이용한 리소그라피 공정 및 식각 공정으로 금속층을 패터닝하여 소오스 라인(60)을 형성한다.
상기한 바와 같은 레이아웃을 갖는 플래쉬 메모리 소자는 섹터 소거 뿐만 아니라 비트 소거도 가능해진다. 즉, 금속층으로 형성된 소오스 라인을 워드라인과 수직으로 교차되도록 형성하므로써 하나의 셀만 선택적으로 소거할 수 있다. 뿐만 아니라 다른 소자의 동작은 기존의 플래쉬 메모리 소자의 동작과 동일하다. 이를 좀더 자세히 설명하면 다음과 같다.
먼저, 섹터 단위의 소거는 기존의 플래쉬 메모리 소자의 소거 방법과 동일하게 소오스 라인 1 내지 소오스 라인 3에 5V의 전압을 인가하고, 워드라인 1 내지 워드라인 4에 -9V의 전압을 인가하여 실시한다.
한편, 본 발명에서 이룰 수 있는 비트 소거를 위해서, 예를 들어 소오스 라인 1과 워드라인 1이 교차되는 셀을 소거하기 위해서는 소오스 라인 1에 5V의 전압을 인가하고, 워드라인 1에 -9V의 전압을 인가하며, 나머지 소오스 라인 및 워드라인에 공통적으로 0V 또는 플로팅 상태를 유지하도록 하고, 모든 드레인 라인은 플로팅 상태를 유지하도록 한다.
또한, 리커버리, 프로그램 및 독출 방법은 기존의 방법과 동일하다. 단지, 리커버리는 워드라인중 임의의 워드라인과 드레인을 선택하여 워드라인 단위로 실시할 수 있다. 즉, 과소거된 셀의 소오스 라인과 워드라인을 선택하여 그 비트만을 선택적으로 리커버리 할 수 있다.
상술한 바와 같이 본 발명에 의하면 금속층으로 형성된 소오스 라인을 워드라인과 수직으로 교차되도록 형성하므로써 하나의 셀을 선택하여 소거할 수 있는 비트 소거가 가능하고, 선택된 비트만 소거하므로써 과소거를 방지할 수 있으며, 리커버리를 과소거된 비트에 대해서만 실시할 수 있어 리커버리 효율을 향상시킬 수 있는 등 소자의 특성을 개선할 수 있다.
Claims (5)
- 반도체 기판과,상기 반도체 기판상의 선택된 영역에 액티브 영역과 필드 영역을 분리하기 위한 소자 분리막과,상기 소자 분리막과 수직으로 교차되도록 형성된 워드라인과,상기 워드라인을 마스크로 불순물 이온 주입 공정에 의해 형성된 소오스 및 드레인 영역과,상기 워드라인 사이의 상기 드레인 영역 상부에 형성된 드레인 라인과,상기 소자 분리막에 의해 분리된 액티브 영역상에 상기 워드라인과 수직으로 교차되도록 형성된 소오스 라인을 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 1 항에 있어서, 상기 드레인 라인은 도전체로 형성된 것을 특징으로 하는 플래쉬 메모리 소자.
- 제 2 항에 있어서, 상기 도전체는 폴리실리콘막 또는 금속층인 것을 특징으로 하는 플래쉬 메모리 소자.
- 반도체 기판상의 선택된 영역에 소자 분리막을 형성하는 단계와,전체 구조 상부에 터널 산화막 및 제 1 폴리실리콘막을 순차적으로 형성한 후 상기 제 1 폴리실리콘막 및 터널 산화막의 선택된 영역을 식각하여 상기 소자 분리막의 소정 영역을 노출시키는 단계와,전체 구조 상부에 유전체막, 제 2 폴리실리콘막을 순차적으로 형성한 후 상기 제 2 폴리실리콘막, 유전체막, 제 1 폴리실리콘막 및 터널 산화막을 순차적으로 식각하여 상기 소자 분리막과 수직으로 교차되는 워드라인을 형성하는 단계와,상기 워드라인을 마스크로 불순물 이온 주입 공정을 실시하여 상기 반도체 기판상에 소오스 및 드레인 영역을 형성하는 단계와,상기 드레인 영역 상부에 도전층을 형성한 후 패터닝하여 워드라인과 평행하게 드레인 라인을 형성하는 단계와,전체 구조 상부에 층간 절연막을 형성한 후 소오스 영역을 노출시키는 콘택 홀을 형성하는 단계와,상기 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 증착한 후 상기 워드라인과 수직으로 교차되도록 패터닝하여 소오스 라인을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 소오스 라인을 워드라인과 수직으로 교차되도록 형성된 플래쉬 메모리 소자의 모든 소오스 라인에 5V의 전압을 인가하고, 모든 워드라인에 -9V의 전압을 인가하여 섹터 단위로 소거를 실시하고, 하나의 셀을 선택하는 소오스 라인과 워드라인에 각각 5V 및 -9V의 전압을 인가하여 비트 소거를 실시하는 것을 특징으로 하는 플래쉬 메모리 소자의 소거 방법.
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| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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