JPH1126730A - 半導体不揮発性記憶装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】素子分離絶縁膜の形成の際に制御が容易で、カ
ップリング比を大きくとることができる半導体不揮発性
記憶装置を提供する。 【解決手段】半導体基板１０のチャネル形成領域上に形
成されたゲート絶縁膜２４と、ゲート絶縁膜の一部の上
層に形成されたフローティングゲート３０ａと、フロー
ティングゲート上およびフローティングゲートが形成さ
れた領域を除く前記ゲート絶縁膜上に形成された中間絶
縁膜２５と、フローティングゲートが形成された領域お
よびフローティングゲートが形成された領域を除く領域
において中間絶縁膜上に形成されたコントロールゲート
３１とを有し、フローティングゲートが形成されたチャ
ネル形成領域でメモリトランジスタが形成され、フロー
ティングゲートが形成された領域を除くチャネル形成領
域でパストランジスタが形成されている構成とする。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体不揮発性記
憶装置およびその製造方法に関し、特にトランジスタの
ゲート電極とチャネル形成領域の間に電荷を蓄積するフ
ローティングゲートを有する半導体不揮発性記憶装置お
よびその製造方法に関する。

【０００２】

【従来の技術】フロッピーディスクなどの磁気記憶装置
に代わり、電気的に書き換え可能な半導体不揮発性記憶
装置（ＥＥＰＲＯＭ：Electrically Erasable and Prog
rammable ROM）が使われ始めている。近年においては、
１つのメモリセルに複数ビットの情報を記録する多値記
録型の不揮発性メモリ（特にフラッシュメモリ）の研究
開発が活発に行われている。

【０００３】上記の多値記録型の不揮発性記憶装置を実
現するためには、多値の各値に対応するメモリトランジ
スタの閾値電圧をすべて、所定のある電圧範囲内に収め
る必要があり、メモリトランジスタの閾値電圧分布を狭
くするか、あるいは上記の電圧範囲を広げることが必要
である。この電圧範囲を広げることを可能にしたフロー
ティングゲート型の半導体不揮発性記憶装置のデバイス
構造が、特開平８−１２５１４８号公報、あるいは文献
（IEEE TRANSACTIONS ON ELECTRON DEVICES, VOL.44, N
O.1, P.145）などに開示されている。このデバイス構造
と原理を以下に説明する。

【０００４】図８（ａ）は上記の電圧範囲を広げること
を可能にしたデバイス構造である半導体不揮発性記憶装
置の断面図である。トレンチ状の素子分離用溝Ｔを埋め
込んで形成した酸化シリコンによる素子分離絶縁膜２９
により分離されたシリコン半導体基板１０の活性領域上
に、例えば薄膜の酸化シリコンからなるゲート絶縁膜２
７ａが形成されており、その上層に例えばポリシリコン
からなるフローティングゲート３０ａが形成されてお
り、さらにその上層に例えばＯＮＯ膜（酸化膜−窒化膜
−酸化膜の積層絶縁膜）からなる中間絶縁膜２５が形成
されている。中間絶縁膜２５の上層には、例えばポリシ
リコンのコントロールゲート（ワード線）３１が形成さ
れており、その上層には層間絶縁膜２６が形成されてお
り、その上層にビット線３２が形成されている。また、
半導体基板１０中には図示しないソース・ドレイン拡散
層が形成されており、これによりコントロールゲート３
１と半導体基板１０中のチャネル形成領域の間に、絶縁
膜に被覆されたフローティングゲートを有する電界効果
トランジスタとなる。

【０００５】上記の構造の半導体不揮発性記憶装置にお
いて、フローティングゲート３０ａは膜中に電荷を保持
する機能を持ち、ゲート絶縁膜２７ａおよび中間絶縁膜
２５は電荷をフローティングゲート３０ａ中に閉じ込め
る役割を持ち、フローティングゲート３０ａ中に電荷を
蓄積、あるいは放出してフローティングゲート３０ａの
電位を変化させ、トランジスタの閾値を変化させること
により、例えば、「００」、「０１」、「１０」、「１
１」の４値を記憶することができる。

【０００６】上記の構造の半導体不揮発性記憶装置にお
いては、素子分離用溝Ｔの一部を素子分離絶縁膜２９が
埋め込んでおり、埋め込んでいない残りの領域では半導
体基板１０の活性領域、中間絶縁膜２５、およびワード
線３１が積層しており、この素子分離用溝Ｔの側面をチ
ャネル形成領域とするパストランジスタを形成してい
る。

【０００７】図８（ｂ）は、上記の構造のメモリトラン
ジスタとパストランジスタを有するメモリセルをＮＡＮ
Ｄ型に接続した装置の等価回路図である。フローティン
グゲート３０ａを有するメモリトランジスタＭＴと、メ
モリトランジスタＭＴの両側部に形成された２つのパス
トランジスタＰＴａ、ＰＴｂが並列に接続されており、
１つのメモリセルを構成している。各ワード線Ｗ１〜Ｗ
４に接続するメモリセルが４段直列に接続されており、
さらに両端に本ＮＡＮＤ列を選択するための選択ゲート
ＳＧ１、ＳＧ２に接続する選択トランジスタＳＴ１、Ｓ
Ｔ２を配置したものである。第１選択トランジスタＳＴ
１のドレイン拡散層はビットコンタクトＢＣによりビッ
ト線に接続し、また、第２選択トランジスタＳＴ２のソ
ース拡散層はソースＳに接続する。直列接続の段数は４
段には限らない。

【０００８】上記のようなＮＡＮＤ型半導体不揮発性記
憶装置においては、ＮＡＮＤ列を通してメモリセルデー
タを読みだす必要があることから、データを読みだした
いメモリセルに直列に接続されたメモリセルは、読み出
し時にはＯＮしていなければならない。このため、従来
のＮＡＮＤ型半導体不揮発性記憶装置においては、メモ
リセルの最も高い閾値（例えば「００」セルの閾値）
は、読み出し時の非選択ワード線電圧よりも低く設定さ
れなければならなかった。しかし、上記のメモリトラン
ジスタとパストランジスタを有するメモリセルをＮＡＮ
Ｄ型に接続した半導体不揮発性記憶装置においては、メ
モリトランジスタとパストランジスタが並列に接続して
いることから、パストランジスタの閾値が最も高い閾値
のセル（例えば「００」セル）と次に高いセル（例えば
「０１」セル）の間に設定されていれば、メモリトラン
ジスタの閾値が非選択ワード線の読み出し電圧よりも高
くなっても、この並列接続されたパストランジスタがＯ
Ｎし、データを読み出すことができる。

【０００９】４値（２ビット／１セル）を記憶する場合
には、非選択ワード線電圧とグラウンド電位間には、従
来３つの閾値を収めなければならなかったが、上記のメ
モリトランジスタとパストランジスタを有するメモリセ
ルをＮＡＮＤ型に接続した半導体不揮発性記憶装置にお
いては、２つの閾値を収めればよいことになる。例え
ば、図９に示すように、高電圧側から「００」、「０
１」、「１０」および「１１」の４値に相当する閾値
（Ｖｔｈ）を設定する場合、非選択ワード線電圧を約５
Ｖ程度とし、非選択ワード線電圧とグラウンド電位の間
に「０１」と「１０」の２つの閾値を設定すればよい。

【００１０】上記のメモリトランジスタとパストランジ
スタを有する半導体不揮発性記憶装置の製造方法につい
て、図面を参照して以下に説明する。図１０（ａ）に示
すように、ウェルなどを形成したチャネル形成領域とな
るシリコン半導体基板１０の活性領域に、例えば熱酸化
法により全面に薄膜のゲート絶縁膜２７を形成し、その
上層に例えばＣＶＤ法によりポリシリコンを堆積させて
フローティングゲート用層３０を形成し、その上層に例
えばＣＶＤ法により酸化シリコンを堆積させてマスク層
２８を形成する。

【００１１】次に、図１０（ｂ）に示すように、マスク
層２８の上層にフローティングゲートパターンにパター
ニングしたレジスト膜Ｒ２を形成する。次に、レジスト
膜Ｒ２をマスクとしてマスク層２８、フローティングゲ
ート用層３０およびゲート絶縁膜２７に対して各条件で
のＲＩＥ（反応性イオンエッチング）などのエッチング
を施し、パターン加工したマスク層２８ａ、フローティ
ングゲート３０ａおよびゲート絶縁膜２７ａを形成し、
さらにエッチングを進めることにより半導体基板１０に
素子分離用溝Ｔを形成する。ここで、レジスト膜Ｒ２を
マスクとして半導体基板１０までエッチングして素子分
離用溝Ｔを形成する代わりに、マスク層２８にフローテ
ィングゲートパターンを転写した後、レジスト膜Ｒ２を
除去して、パターン加工したマスク層２８ａをマスクと
してフローティングゲート用層３０、ゲート絶縁膜２
７、および半導体基板１０を順にエッチングして素子分
離用溝Ｔを形成してもよい。

【００１２】次に、図１０（ｃ）に示すように、レジス
ト膜を除去した後、例えばＣＶＤ法により酸化シリコン
を全面に堆積させ、さらに酸化シリコンをエッチングす
る条件で全面にエッチバックを施して、素子分離用溝Ｔ
に埋め込まれた素子分離絶縁膜２９を形成する。このと
きのエッチバックにより、マスク層２８ａは同時に除去
される。このとき、素子分離用溝Ｔを素子分離絶縁膜２
９で完全に埋め込んでしまうのではなく、素子分離用溝
Ｔの一部を露出させるようにエッチバックを行う。ここ
で露出させた素子分離用溝Ｔの一部が、パストランジス
タのチャネル形成領域となる。

【００１３】次に、フローティングゲート３０ａの上層
に全面に例えばＣＶＤ法によりＯＮＯ膜（酸化膜−窒化
膜−酸化膜の積層絶縁膜）を順に積層させ、中間絶縁膜
２５を形成する。その上層に例えばＣＶＤ法によりポリ
シリコンを堆積させ、コントロールゲートパターンに加
工して、ポリシリコンのコントロールゲート（ワード
線）３１を形成する。次に、その上層に層間絶縁膜２６
を形成し、その上層にビット線３２をパターン加工し
て、図８に至る。

【００１４】

【発明が解決しようとする課題】しかしながら、上記の
従来の半導体不揮発性記憶装置は、その製造方法におい
て、素子分離絶縁膜２９を形成する際に、素子分離用溝
Ｔの一部にのみ酸化シリコンを埋め込み、残りの素子分
離用溝Ｔの側壁をパストランジスタのチャネル形成領域
とすることから、埋め込む素子分離絶縁膜２９の膜厚の
制御が重要でありその制御は埋め込んだ酸化シリコンの
エッチバックの時に必要となるが、エッチングストッパ
などの膜がないために、その制御は容易ではなかった。

【００１５】また、トンネリング領域の面積とフローテ
ィングゲートの面積がほぼ等しいため、メモリトランジ
スタのカップリング比を大きくとるためにフローティン
グゲートの側壁部をコントロールゲート（ワード線）と
のカップリング領域として利用している。そのために、
フローティングゲートの膜厚を厚くしなければならず、
フローティングゲートとコントロールゲート（ワード
線）の加工が容易ではなかった。

【００１６】本発明は上記の問題点を鑑みてなされたも
のであり、従って、本発明は、素子分離絶縁膜の形成の
際に制御が容易ではない工程を必要とせず、カップリン
グ比を大きくとることができてフローティングゲートと
コントロールゲート（ワード線）の加工を容易にするこ
とができる半導体不揮発性記憶装置およびその製造方法
を提供することを目的とする。

【００１７】

【課題を解決するための手段】上記の目的を達成するた
め、本発明の半導体不揮発性記憶装置は、フローティン
グゲートに電荷を蓄積するメモリトランジスタと前記メ
モリトランジスタに並列に接続されたパストランジスタ
を有するメモリセルがＮＡＮＤ型に接続された半導体不
揮発性記憶装置であって、半導体基板のチャネル形成領
域上に形成されたゲート絶縁膜と、前記ゲート絶縁膜の
一部の上層に形成されたフローティングゲートと、前記
フローティングゲート上および前記フローティングゲー
トが形成された領域を除く前記ゲート絶縁膜上に形成さ
れた中間絶縁膜と、前記フローティングゲートが形成さ
れた領域および前記フローティングゲートが形成された
領域を除く領域において前記中間絶縁膜上に形成された
コントロールゲートとを有し、前記フローティングゲー
トが形成された前記チャネル形成領域で前記メモリトラ
ンジスタが形成され、前記フローティングゲートが形成
された領域を除く前記チャネル形成領域で前記パストラ
ンジスタが形成されている。

【００１８】上記の本発明の半導体不揮発性記憶装置
は、半導体基板のチャネル形成領域上に形成されたゲー
ト絶縁膜と、ゲート絶縁膜の一部の上層に形成されたフ
ローティングゲートと、フローティングゲート上に形成
された中間絶縁膜と、中間絶縁膜上に形成されたコント
ロールゲートとを有し、フローティンゲートに電荷を蓄
積するメモリトランジスタが形成されている。また、フ
ローティングゲートが形成された領域を除くチャネル形
成領域においては、ゲート絶縁膜上に形成された中間絶
縁膜と、中間絶縁膜上に形成されたコントロールゲート
とを有するパストランジスタが形成されている。メモリ
トランジスタとパストランジスタは並列に接続されてメ
モリセルを構成し、このメモリセルがＮＡＮＤ型に接続
されて半導体不揮発性記憶装置を形成している。

【００１９】上記の本発明の半導体不揮発性記憶装置
は、従来のような素子分離絶縁膜の形成工程などの制御
の困難な工程なしに製造可能であり、また、チャネル形
成領域の上層のゲート絶縁膜の一部の上層にフローティ
ングゲートを有しており、その側面をコントロールゲー
トとのカップリング領域としてカップリング比を大きく
とることができ、このため、容易にフローティングゲー
トとコントロールゲート（ワード線）の加工を行うこと
ができる。

【００２０】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記フローティングゲートが、サイドウ
ォール状の形状である。ここで、サイドウォール状の形
状とは、側壁表面の断面が放物線状の形状を有している
ことを示す。このような形状のフローティングゲート
は、例えば素子分離絶縁膜を半導体基板に対して凸に突
き出して形成した側壁部に沿って形成することが可能で
あり、製造を容易に行うことができる。

【００２１】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記チャネル形成領域が、前記半導体基
板に形成されたトレンチ状の素子分離用溝を絶縁体で埋
め込んで形成された素子分離絶縁膜により分離された領
域である。これにより、素子分離絶縁膜をチャネル形成
領域に対して自己整合的に形成することができ、チャネ
ル形成領域と素子分離絶縁膜の幅をフォトリソグラフィ
ー工程における最小線幅で形成することが可能であり、
半導体不揮発性記憶装置の高集積化、微細化をさらに進
めることができる。

【００２２】上記の本発明の半導体不揮発性記憶装置
は、さらに好適には、前記素子分離絶縁膜が前記半導体
基板の表面に対して凸に形成されており、さらに好適に
は、前記素子分離絶縁膜の前記半導体基板の表面よりも
凸に突き出た部分の側壁に接して前記フローティングゲ
ートが形成されている。これにより、半導体基板に対し
て凸に突き出た素子分離絶縁膜の側壁部に沿って、サイ
ドウォール状のフローティングゲートを形成することが
容易となる。

【００２３】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記パストランジスタの閾値が、選択さ
れた前記メモリセルのコントロールゲートに印加する読
み出し電圧よりも高く設定されている。これにより、選
択したメモリセルにおいてはメモリトランジスタと並列
に接続されているパストランジスタがＯＮせず、メモリ
トランジスタの閾値の読み出しをじゃましないパストラ
ンジスタとすることができる。

【００２４】上記の本発明の半導体不揮発性記憶装置
は、好適には、前記パストランジスタの閾値が、選択さ
れた前記メモリセルを除くメモリセルのコントロールゲ
ートに印加する電圧よりも低く設定されている。これに
より、選択しないメモリセルにおいてはメモリトランジ
スタと並列に接続されているパストランジスタがＯＮす
るので、メモリトランジスタの閾値が高いためにメモリ
トランジスタがＯＮしなくてもＮＡＮＤ列方向の導通が
とれ、選択したメモリセルの読み出しを行うことができ
る。

【００２５】さらに、上記の目的を達成するため、本発
明の半導体不揮発性記憶装置の製造方法は、フローティ
ングゲートに電荷を蓄積するメモリトランジスタと前記
メモリトランジスタに並列に接続されたパストランジス
タを有するメモリセルがＮＡＮＤ型に接続された半導体
不揮発性記憶装置の製造方法であって、チャネル形成領
域を有する半導体基板に凸に素子分離絶縁膜を形成する
工程と、前記素子分離絶縁膜に挟まれた凹部である前記
半導体基板のチャネル形成領域上にゲート絶縁膜を形成
する工程と、前記半導体基板の表面に対して凸に突き出
た前記素子分離絶縁膜の側壁に沿って前記ゲート絶縁膜
の一部の上層にフローティングゲートを形成する工程
と、前記フローティングゲート上および前記フローティ
ングゲートが形成された領域を除く前記ゲート絶縁膜上
にに中間絶縁膜を形成する工程と、前記フローティング
ゲートが形成された領域および前記フローティングゲー
トが形成された領域を除く領域において前記中間絶縁膜
上にコントロールゲートを形成する工程とを有する。

【００２６】上記の本発明の半導体不揮発性記憶装置の
製造方法は、チャネル形成領域を有する半導体基板に凸
に素子分離絶縁膜を形成する。次に、素子分離絶縁膜に
挟まれた凹部である半導体基板のチャネル形成領域上に
ゲート絶縁膜を形成し、半導体基板の表面に対して凸に
突き出た素子分離絶縁膜の側壁に沿ってゲート絶縁膜の
一部の上層にフローティングゲートを形成する。次に、
フローティングゲート上およびフローティングゲートが
形成された領域を除くゲート絶縁膜上にに中間絶縁膜を
形成し、フローティングゲートが形成された領域および
フローティングゲートが形成された領域を除く領域にお
いて中間絶縁膜上にコントロールゲートを形成する。

【００２７】上記の本発明の半導体不揮発性記憶装置の
製造方法によれば、チャネル形成領域を有する半導体基
板に凸に素子分離絶縁膜を形成することから、従来のよ
うなエッチバックして素子分離絶縁膜を形成するために
制御が困難であった工程を必要としない。また、半導体
基板に凸に素子分離絶縁膜を形成して、この側壁部に沿
ってチャネル形成領域の上層のゲート絶縁膜の一部の上
層にフローティングゲートを形成するので、その側面を
コントロールゲートとのカップリング領域としてカップ
リング比を大きくとることができ、フローティングゲー
トとコントロールゲート（ワード線）の加工を容易にす
ることができる。

【００２８】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記素子分離絶縁膜を形成する
工程の前に、前記半導体基板上にマスク層を形成する工
程と、前記マスク層を素子分離パターンにパターン加工
する工程と、前記マスク層をマスクとして前記半導体基
板に素子分離用溝を形成する工程とをさらに有し、前記
素子分離絶縁膜を形成する工程が、前記マスク層と前記
半導体基板に形成された溝を絶縁体で埋め込む工程を含
み、前記素子分離絶縁膜を形成する工程の後、前記ゲー
ト絶縁膜を形成する工程の前に、前記マスク層と前記半
導体基板に形成された溝の外部に形成された絶縁体を除
去する工程と、前記マスク層を除去する工程とをさらに
有する。これにより、マスク層の膜厚の分、半導体基板
に対して凸に突き出た素子分離絶縁膜を形成することが
できる。マスク層の膜厚を制御することで半導体基板に
対して素子分離絶縁膜が凸に突き出た部分の高さを制御
することができる。

【００２９】上記の本発明の半導体不揮発性記憶装置の
製造方法は、さらに好適には、前記素子分離用溝を形成
する工程の後、前記マスク層と前記半導体基板に形成さ
れた溝を絶縁体で埋め込む工程の前に、前記素子分離用
溝の内壁に熱酸化絶縁膜を形成する工程をさらに有す
る。これにより、半導体基板に素子分離用に溝を形成す
るときに発生したダメージを除去することができる。

【００３０】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記ゲート絶縁膜を形成する工
程の後、前記フローティングゲートを形成する工程の前
に、前記半導体基板と前記素子分離絶縁膜の形成する凹
凸に沿った凹凸表面を有するフローティングゲート用層
を形成する工程をさらに有し、前記サイドウォール状の
フローティングゲートを形成する工程が、前記フローテ
ィングゲート用層のエッチングにより前記素子分離絶縁
膜の側壁に接したサイドウォール状のフローティングゲ
ートを残して形成する工程を含む。これにより、半導体
基板に対して凸に突き出た素子分離絶縁膜を利用して、
その側壁に沿ってゲート絶縁膜の一部の上層にサイドウ
ォール状の形状のフローティングゲートを形成すること
ができる。

【００３１】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記パストランジスタの閾値
を、選択された前記メモリセルのコントロールゲートに
印加する読み出し電圧よりも高く設定する。これによ
り、選択したメモリセルにおいてはメモリトランジスタ
と並列に接続されているパストランジスタがＯＮせず、
メモリトランジスタの閾値を読み出しをじゃましないパ
ストランジスタを形成することができる。

【００３２】上記の本発明の半導体不揮発性記憶装置の
製造方法は、好適には、前記パストランジスタの閾値
を、選択された前記メモリセルを除くメモリセルのコン
トロールゲートに印加する電圧よりも低く設定する。こ
れにより、これにより、選択しないメモリセルにおいて
はメモリトランジスタと並列に接続されているパストラ
ンジスタがＯＮするので、メモリトランジスタの閾値が
高いためにメモリトランジスタがＯＮしなくてもＮＡＮ
Ｄ列方向の導通がとれ、選択したメモリセルの読み出し
を行うことができるパストランジスタを形成できる。

【００３３】

【発明の実施の形態】以下に、本発明の半導体不揮発性
記憶装置およびその製造方法の実施の形態について、図
面を参照して下記に説明する。

【００３４】第１実施形態 図１は本実施形態の半導体不揮発性記憶装置の平面図で
ある。ワード線Ｗ１〜Ｗ４とチャネル形成領域の交差す
る領域に、２つのフローティングゲートＦＧ（図中斜線
部分）が形成され、フローティングゲートに電荷を蓄積
するメモリトランジスタＭＴａ、ＭＴｂが形成されてお
り、また、２つのメモリトランジスタＭＴａ、ＭＴｂの
間にパストランジスタＰＴが形成され、１つのメモリセ
ルを構成している。各ワード線Ｗ１〜Ｗ４に接続するメ
モリセルが４段直列に接続されており、さらにその両端
に本ＮＡＮＤ列を選択するための選択ゲートＳＧ１、Ｓ
Ｇ２に接続する選択トランジスタＳＴ１、ＳＴ２が配置
されている。第１選択トランジスタＳＴ１のドレイン拡
散層はビットコンタクトＢＣによりビット線に接続し、
また、第２選択トランジスタＳＴ２のソース拡散層はソ
ースＳに接続する。直列接続の段数は４段には限らな
い。

【００３５】図２（ａ）は、上記の本実施形態の半導体
不揮発性記憶装置の断面図であり、図１中のＸ−Ｘ’に
おける断面図に相当する。半導体基板１０に形成された
素子分離用溝Ｔに埋め込まれて、半導体基板１０に対し
て凸に形成された素子分離絶縁膜２３により分離された
チャネル形成領域上に、例えばシリコン酸化膜からなる
ゲート絶縁膜２４が形成されており、その上層の一部
に、素子分離絶縁膜２３の側壁部に沿った形で例えばポ
リシリコンからなるサイドウォール状のフローティング
ゲート３０ａが１つのメモリセルにおいて一対形成され
ており、さらにその上層に例えばＯＮＯ膜（酸化膜−窒
化膜−酸化膜の積層絶縁膜）からなる中間絶縁膜２５が
形成されている。

【００３６】また、中間絶縁膜２５の上層には、例えば
ポリシリコンからなる下側コントロールゲートとタング
ステンシリサイドからなる上側コントロールゲートのポ
リサイド構造を有するコントロールゲート（ワード線）
３１が形成されている。また、半導体基板１０中には図
示しないソース・ドレイン拡散層が形成されている。こ
れによりコントロールゲート３１と半導体基板１０中の
チャネル形成領域の間に、絶縁膜に被覆されたフローテ
ィングゲート３０ａを有する電界効果トランジスタとな
る。また、コントロールゲートの上層には例えば酸化シ
リコンからなる層間絶縁膜２６が形成されており、その
上層に例えばアルミニウムからなるビット線３２が形成
されている。

【００３７】上記の半導体不揮発性記憶装置は、フロー
ティングゲート３０ａは膜中に電荷を保持する機能を持
ち、ゲート絶縁膜２４および中間絶縁膜２５は電荷をフ
ローティングゲート３０ａ中に閉じ込める役割を持つ。
コントロールゲート３１および半導体基板中の図示しな
いソース・ドレイン拡散層に適当な電圧を印加すること
により、Fowler-Nordheim トンネル電流が生じ、ゲート
絶縁膜２４を通して半導体基板１０からフローティング
ゲート３０ａへ電子が注入され、あるいはフローティン
グゲート３０ａから半導体基板１０へ電子が放出され
る。フローティングゲート３０ａ中に電荷が蓄積される
と、この蓄積電荷による電界が発生するため、トランジ
スタの閾値電圧が変化する。この変化によりデータの記
憶が可能となる。例えば、フローティングゲート３０ａ
中に電荷を蓄積、あるいは放出してフローティングゲー
ト３０ａの電位を変化させ、トランジスタの閾値を変化
させることにより、例えば、「００」、「０１」、「１
０」、「１１」の４値を記憶することができる。ここ
で、一対のメモリトランジスタは等価な動作を行うの
で、実質的に１つのメモリトランジスタを扱うことがで
きる。

【００３８】上記の構造の半導体不揮発性記憶装置にお
いては、１つのメモリセルにおいて、一対のフローティ
ングゲートの間のチャネル形成領域においてはゲート絶
縁膜２４と中間絶縁膜２５を介してコントロールゲート
３１が形成されており、この２つのメモリトランジスタ
を構成するチャネル形成領域の間の領域をチャネル形成
領域とする１つのパストランジスタが形成されている。

【００３９】図２（ｂ）は、上記の構造のメモリトラン
ジスタとパストランジスタを有するメモリセルをＮＡＮ
Ｄ型に接続した装置の１ＮＡＮＤ列の等価回路図であ
る。フローティングゲート３０ａを有する２つのメモリ
トランジスタＭＴａ、ＭＴｂと、メモリトランジスタの
間に形成されたパストランジスタＰＴが並列に接続され
ており、１つのメモリセルを構成している。各ワード線
Ｗ１〜Ｗ４に接続するメモリセルが４段直列に接続され
ており、さらに両端に本ＮＡＮＤ列を選択するための選
択ゲートＳＧ１、ＳＧ２に接続する選択トランジスタＳ
Ｔ１、ＳＴ２を配置したものである。第１選択トランジ
スタＳＴ１のドレイン拡散層はビットコンタクトＢＣに
よりビット線に接続し、また、第２選択トランジスタＳ
Ｔ２のソース拡散層はソースＳに接続する。直列接続の
段数は４段には限らない。

【００４０】上記のようなＮＡＮＤ型半導体不揮発性記
憶装置においては、メモリトランジスタとパストランジ
スタが並列に接続していることから、パストランジスタ
の閾値を選択メモリセルのコントロールゲートに印加す
る読み出し電圧よりも高く設定することにより、選択メ
モリセルにおいてはパストランジスタがＯＮせず、メモ
リトランジスタの閾値を読み出しをじゃましないパスト
ランジスタとすることができ、また、パストランジスタ
の閾値を非選択メモリセルのコントロールゲートに印加
する電圧よりも低く設定することにより、非選択メモリ
セルにおいてはパストランジスタがＯＮするので、メモ
リトランジスタの閾値が高いためにメモリトランジスタ
がＯＮしなくてもＮＡＮＤ列方向の導通がとれ、選択し
たメモリセルの読み出しを行うことができる。このた
め、例えば、パストランジスタの閾値が最も高い閾値の
メモリトランジスタ（例えば「００」セル）と次に高い
メモリトランジスタ（例えば「０１」セル）の間に設定
することができる。

【００４１】従って、４値（２ビット／１セル）を記憶
する場合には、非選択ワード線電圧とグラウンド電位間
には、２つの閾値を収めればよく、例えば、図３に示す
ように、高電圧側から「００」、「０１」、「１０」お
よび「１１」の４値に相当する閾値（Ｖｔｈ）を設定す
る場合、非選択ワード線電圧を約５Ｖ程度とし、非選択
ワード線電圧とグラウンド電位の間に「０１」と「１
０」の２つの閾値を設定すればよい。

【００４２】上記の半導体不揮発性記憶装置は、従来の
ような素子分離絶縁膜の形成工程などの制御の困難な工
程なしに製造可能な装置である。また、トンネル領域は
サイドウォール状の形状のフローティングゲートの底面
となってその面積は小さく、さらにフローティングゲー
トの側面をコントロールゲートとのカップリング領域と
することでカップリング比を大きくとることができる。
これにより、フローティングゲートとコントロールゲー
ト（ワード線）の加工を容易にすることができる半導体
不揮発性記憶装置である。また、半導体基板に形成され
たトレンチ状の素子分離用溝を絶縁体で埋め込んで形成
トレンチ状の素子分離絶縁膜は、チャネル形成領域に対
して自己整合的に形成することができ、チャネル形成領
域と素子分離絶縁膜の幅をフォトリソグラフィー工程に
おける最小線幅で形成することが可能であり、半導体不
揮発性記憶装置の高集積化、微細化をさらに進めること
ができる。

【００４３】次に、上記の本実施形態の半導体不揮発性
記憶装置の製造方法について説明する。まず、図４
（ａ）に示すように、ウェルなどを形成したチャネル形
成領域を有するシリコン半導体基板１０上に、例えば熱
酸化法により酸化シリコン層を形成して第１絶縁膜２０
とし、その上層に、例えばＣＶＤ法により窒化シリコン
を堆積させてマスク層２１を形成する。

【００４４】次に、図４（ｂ）に示すように、フォトリ
ソグラフィー工程により、素子分離パターンにパターニ
ングしたレジスト膜を形成し、ＲＩＥ（反応性イオンエ
ッチング）などのエッチングにより、素子分離パターン
に加工したマスク層２１ａを形成する。このとき、素子
分離パターンとしては、素子分離絶縁膜を形成する幅
と、形成しない幅をそれぞれフォトリソグラフィーにお
ける最小線幅にすることができる。

【００４５】次に、図４（ｃ）に示すように、マスク層
２１ａを加工した後、レジスト膜を除去した後、マスク
層２１ａをマスクとして第１絶縁膜２０および半導体基
板１０に対してＲＩＥなどのエッチングを施し、十分な
深さを有する素子分離用溝Ｔを形成する。次に、必要な
場合には、素子分離用溝Ｔの底部に素子分離用の不純物
イオンを注入する。

【００４６】次に、図５（ｄ）に示すように、熱酸化法
により、上記で形成した素子分離用溝の内壁に薄い酸化
膜２２を形成して、素子分離用に溝を形成するときに発
生したダメージを除去する。

【００４７】次に、図５（ｅ）に示すように、例えばＣ
ＶＤ法により酸化シリコンを堆積させ、素子分離用溝Ｔ
を埋め込み、次に、例えばＣＭＰ（chemical mechanica
l polishing ）法により上面からマスク層２１ａをスト
ッパとして素子分離用溝Ｔの外部に堆積した酸化シリコ
ンを研磨除去し、個々の素子分離用溝Ｔに分離したトレ
ンチ状の素子分離絶縁膜２３を形成する。

【００４８】次に、図５（ｆ）に示すように、例えばホ
ットリン酸などのウェットエッチングによりマスク層２
１ａを除去する。これにより、素子分離絶縁膜２３が半
導体基板１０に対して凸の形状とすることができる。次
に、例えばＲＩＥなどにより第１絶縁膜２０ａを除去し
て半導体基板１０のチャネル形成領域を露出させる。こ
のとき、素子分離絶縁膜２３の半導体基板１０に対する
高さが低い場合には、素子分離絶縁膜２３をマスクとし
て必要な深さまで半導体基板１０をエッチングしてもよ
い。次に、紫外線消去時の閾値を決めるための不純物を
導入した後、例えば熱酸化法により露出させた半導体基
板１０のチャネル形成領域上に酸化シリコン膜を膜厚約
１０ｎｍ程度に形成し、ゲート絶縁膜２４とする。

【００４９】次に、図６（ｇ）に示すように、ゲート絶
縁膜２４の上層に全面に例えばＣＶＤ法により導電性不
純物を含有するポリシリコンを堆積させ、フローティン
グゲート用層３０を形成する。あるいは、ポリシリコン
を堆積させた後に導電性不純物をイオン注入してもよ
い。このとき、半導体基板１０に対して凸に形成された
素子分離絶縁膜２３とゲート絶縁膜２４の表面の形成す
る凹凸の表面上にフローティングゲート用層３０を形成
することにより、フローティングゲート用層３０も凹凸
を有する表面となる。

【００５０】次に、図６（ｈ）に示すように、例えばＲ
ＩＥなどのエッチングにより全面にエッチバックし、チ
ャネル形成領域の両端部に、素子分離絶縁膜２３の側壁
部に沿って一対のサイドウォール状のフローティングゲ
ート３０ａを形成する。フローティングゲート３０ａの
間のチャネル形成領域中央部では、フローティングゲー
ト用層３０はすべて除去され、ゲート絶縁膜２４が露出
する。次に、フローティングゲート３０ａの間のチャネ
ル形成領域中央部にパストランジスタの閾値を所定の値
となるように制御するため、導電性不純物を注入する。
例えば、図３に示すように「００」と「０１」のメモリ
トランジスタの閾値（Ｖｔｈ）の間にする。

【００５１】次に、図６（ｉ）に示すように、フローテ
ィングゲート３０ａを被覆して全面に例えばＣＶＤ法に
よりＯＮＯ膜（酸化膜−窒化膜−酸化膜の積層絶縁膜）
を堆積させ、中間絶縁膜２５を形成する。このとき、中
間絶縁膜２５は、フローティングゲート３０ａの間のチ
ャネル形成領域中央部においてゲート絶縁膜２４の上層
に形成される。次に、中間絶縁膜２５の上層に例えばＣ
ＶＤ法によりポリシリコンおよびタングステンシリサイ
ドを順に堆積させ、フォトリソグラフィー工程によりコ
ントロールゲートパターンに形成したレジスト膜をマス
クとしてエッチング加工を施し、ポリシリコンとタング
ステンシリサイドからなるポリサイド構造のコントロー
ルゲート３１を形成する。

【００５２】次に、コントロールゲート３１の上層に例
えばＣＶＤ法により酸化シリコンを堆積させ、層間絶縁
膜２６を形成し、コンタクトを開口した後、さらにその
上層に例えばスパッタリング法によりアルミニウムを堆
積させ、パターン加工してビット線３２を形成し、図２
（ａ）に示す装置に至る。

【００５３】上記の本実施形態の半導体不揮発性記憶装
置の製造方法によれば、チャネル形成領域を有する半導
体基板に凸に素子分離絶縁膜を形成することから、従来
のようなエッチバックして素子分離絶縁膜を形成するた
めに制御が困難であった工程を必要とせず、また、半導
体基板に凸に素子分離絶縁膜を形成して、この側壁部に
沿ってチャネル形成領域の上層のゲート絶縁膜の一部の
上層にサイドウォール状の形状のフローティングゲート
を形成するときに、素子分離絶縁膜から凸に突き出た部
分の高さを制御することで、フローティングゲートの形
状（底部の幅や、高さなど）は再現性良く形成すること
ができ、従来の構造よりも加工の制御性がよい。また、
トンネル領域はサイドウォール状の形状のフローティン
グゲートの底面となってその面積は小さく、さらにフロ
ーティングゲートの側面をコントロールゲートとのカッ
プリング領域とすることでカップリング比を大きくとる
ことができる。これにより、フローティングゲートとコ
ントロールゲート（ワード線）の加工を容易にすること
ができる。

【００５４】第２実施形態 次に、第２実施形態における半導体不揮発性記憶装置に
ついて説明する。図７は、本実施形態の半導体不揮発性
記憶装置の断面図である。第１実施形態では、１つのメ
モリセルについて一対のサイドウォール状のフローティ
ングゲートを有していたが、本実施形態においては１つ
のメモリセルにつき１つのフローティングゲートを有し
ている。それ以外は実質的に第１実施形態に示す半導体
不揮発性記憶装置と同じである。

【００５５】上記の本実施形態の半導体不揮発性記憶装
置は、第１実施形態の製造方法において、半導体基板１
０に対して凸に突き出た形状に素子分離絶縁膜を形成し
た後、素子分離絶縁膜２３についてひとつおきに、その
基板から突き出た分を除去することで形成することがで
きる。

【００５６】本発明の半導体不揮発性記憶装置およびそ
の製造方法は、上記の実施の形態に限定されない。例え
ば、コントロールゲートはポリサイドの２層構成として
いるが、１層としてもよく、また３層以上の多層構成と
してもよい。フローティングゲートも多層構成とするこ
とができる。また、ソース・ドレイン拡散層は、ＬＤＤ
構造などの種々の構造を採用してよい。その他、本発明
の要旨を逸脱しない範囲で、種々の変更が可能である。

【００５７】

【発明の効果】本発明の半導体不揮発性記憶装置によれ
ば、素子分離絶縁膜の形成の際に制御が容易ではない工
程を必要とせず、また、チャネル形成領域の上層のゲー
ト絶縁膜の一部の上層にフローティングゲートを有して
おり、その側面をコントロールゲートとのカップリング
領域としてカップリング比を大きくとることができ、こ
のため、容易にフローティングゲートとコントロールゲ
ート（ワード線）の加工を行うことができる。

【００５８】本発明の半導体不揮発性記憶装置の製造方
法によれば、上記の本発明の半導体不揮発性記憶装置を
容易に製造可能であり、素子分離絶縁膜を形成するため
に制御が困難であった工程を必要としせず、また、半導
体基板に凸に素子分離絶縁膜を形成して、この側壁部に
沿ってチャネル形成領域の上層のゲート絶縁膜の一部の
上層にフローティングゲートを形成するので、その側面
をコントロールゲートとのカップリング領域としてカッ
プリング比を大きくとることができ、フローティングゲ
ートとコントロールゲート（ワード線）の加工を容易に
することができる。

【図面の簡単な説明】

【図１】図１は本発明の第１実施形態にかかる半導体不
揮発性記憶装置の平面図である。

【図２】図２（ａ）は本発明の第１実施形態にかかる半
導体不揮発性記憶装置の断面図であり、図２（ｂ）は１
ＮＡＮＤ列の等価回路図である。

【図３】図３は本発明の第１実施形態にかかる半導体不
揮発性記憶装置の４値メモリセルの閾値（Ｖｔｈ）分布
である。

【図４】図４は本発明の第１実施形態にかかる半導体不
揮発性記憶装置の製造方法の製造工程を示す断面図であ
り、（ａ）はマスク層の形成工程まで、（ｂ）はマスク
層の素子分離パターン加工工程まで、（ｃ）は素子分離
用溝の形成工程までを示す。

【図５】図５は図４の続きの工程を示す断面図であり、
（ｄ）は素子分離用溝の側壁の酸化膜形成工程まで、
（ｅ）は素子分離絶縁膜の形成工程まで、（ｆ）はゲー
ト絶縁膜の除去工程までを示す。

【図６】図６は図５の続きの工程を示す断面図であり、
（ｇ）はフローティングゲート用層の形成工程まで、
（ｈ）はフローティングゲートの形成工程まで、（ｉ）
はコントロールゲート形成工程までを示す。

【図７】図７は本発明の第２実施形態にかかる半導体不
揮発性記憶装置の断面図である。

【図８】図８（ａ）は従来例にかかる半導体不揮発性記
憶装置の断面図であり、図８（ｂ）は１ＮＡＮＤ列の等
価回路図である。

【図９】図９は従来例にかかる半導体不揮発性記憶装置
の４値メモリセルの閾値（Ｖｔｈ）分布である。

【図１０】図１０は従来例にかかる半導体不揮発性記憶
装置の製造方法の製造工程を示す断面図であり、（ａ）
はマスク層の形成工程まで、（ｂ）は素子分離用溝の形
成工程まで、（ｃ）は素子分離絶縁膜の形成工程までを
示す。

【符号の説明】

１０…半導体基板、２０、２０ａ…第１絶縁膜、２１、
２１ａ、２８、２８ａ…マスク層、２２…素子分離絶用
溝側壁保護膜、２３、２３ａ、２９…素子分離絶縁膜、
２４、２７、２７ａ…ゲート絶縁膜、２５…中間絶縁
膜、２６…層間絶縁膜、３０…フローティングゲート用
層、３０ａ、ＦＧ…フローティングゲート、３１…コン
トロールゲート（ワード線）、３２…ビット線、Ｒ１、
Ｒ２…レジスト膜、Ｔ…素子分離用溝、ＭＴａ、ＭＴｂ
…メモリトランジスタ、ＰＴ…パストランジスタ、ＳＴ
１、ＳＴ２…選択トランジスタ、Ｗ１〜Ｗ４…ワード
線、ＳＧ１、ＳＧ２…選択ゲート、ＢＣ…ビットコンタ
クト、Ｓ…ソース。

Claims (13)

【特許請求の範囲】
1. 【請求項１】フローティングゲートに電荷を蓄積するメ
   モリトランジスタと前記メモリトランジスタに並列に接
   続されたパストランジスタを有するメモリセルがＮＡＮ
   Ｄ型に接続された半導体不揮発性記憶装置であって、 半導体基板のチャネル形成領域上に形成されたゲート絶
   縁膜と、 前記ゲート絶縁膜の一部の上層に形成されたフローティ
   ングゲートと、 前記フローティングゲート上および前記フローティング
   ゲートが形成された領域を除く前記ゲート絶縁膜上に形
   成された中間絶縁膜と、 前記フローティングゲートが形成された領域および前記
   フローティングゲートが形成された領域を除く領域にお
   いて前記中間絶縁膜上に形成されたコントロールゲート
   とを有し、 前記フローティングゲートが形成された前記チャネル形
   成領域で前記メモリトランジスタが形成され、 前記フローティングゲートが形成された領域を除く前記
   チャネル形成領域で前記パストランジスタが形成されて
   いる半導体不揮発性記憶装置。
2. 【請求項２】前記フローティングゲートが、サイドウォ
   ール状の形状である請求項１記載の半導体不揮発性記憶
   装置。
3. 【請求項３】前記チャネル形成領域が、前記半導体基板
   に形成されたトレンチ状の素子分離用溝を絶縁体で埋め
   込んで形成された素子分離絶縁膜により分離された領域
   である請求項１記載の半導体不揮発性記憶装置。
4. 【請求項４】前記素子分離絶縁膜が前記半導体基板の表
   面に対して凸に形成されている請求項３記載の半導体不
   揮発性記憶装置。
5. 【請求項５】前記素子分離絶縁膜の前記半導体基板の表
   面よりも凸に突き出た部分の側壁に接して前記フローテ
   ィングゲートが形成されている請求項４記載の半導体不
   揮発性記憶装置。
6. 【請求項６】前記パストランジスタの閾値が、選択され
   た前記メモリセルのコントロールゲートに印加する読み
   出し電圧よりも高く設定されている請求項１記載の半導
   体不揮発性記憶装置。
7. 【請求項７】前記パストランジスタの閾値が、選択され
   た前記メモリセルを除くメモリセルのコントロールゲー
   トに印加する電圧よりも低く設定されている請求項１記
   載の半導体不揮発性記憶装置。
8. 【請求項８】フローティングゲートに電荷を蓄積するメ
   モリトランジスタと前記メモリトランジスタに並列に接
   続されたパストランジスタを有するメモリセルがＮＡＮ
   Ｄ型に接続された半導体不揮発性記憶装置の製造方法で
   あって、 チャネル形成領域を有する半導体基板に凸に素子分離絶
   縁膜を形成する工程と、 前記素子分離絶縁膜に挟まれた凹部である前記半導体基
   板のチャネル形成領域上にゲート絶縁膜を形成する工程
   と、 前記半導体基板の表面に対して凸に突き出た前記素子分
   離絶縁膜の側壁に沿って前記ゲート絶縁膜の一部の上層
   にフローティングゲートを形成する工程と、 前記フローティングゲート上および前記フローティング
   ゲートが形成された領域を除く前記ゲート絶縁膜上にに
   中間絶縁膜を形成する工程と、 前記フローティングゲートが形成された領域および前記
   フローティングゲートが形成された領域を除く領域にお
   いて前記中間絶縁膜上にコントロールゲートを形成する
   工程とを有する半導体不揮発性記憶装置の製造方法。
9. 【請求項９】前記素子分離絶縁膜を形成する工程の前
   に、前記半導体基板上にマスク層を形成する工程と、前
   記マスク層を素子分離パターンにパターン加工する工程
   と、前記マスク層をマスクとして前記半導体基板に素子
   分離用溝を形成する工程とをさらに有し、 前記素子分離絶縁膜を形成する工程が、前記マスク層と
   前記半導体基板に形成された溝を絶縁体で埋め込む工程
   を含み、 前記素子分離絶縁膜を形成する工程の後、前記ゲート絶
   縁膜を形成する工程の前に、前記マスク層と前記半導体
   基板に形成された溝の外部に形成された絶縁体を除去す
   る工程と、前記マスク層を除去する工程とをさらに有す
   る請求項８記載の半導体不揮発性記憶装置の製造方法。
10. 【請求項１０】前記素子分離用溝を形成する工程の後、
    前記マスク層と前記半導体基板に形成された溝を絶縁体
    で埋め込む工程の前に、前記素子分離用溝の内壁に熱酸
    化絶縁膜を形成する工程をさらに有する請求項９記載の
    半導体不揮発性記憶装置の製造方法。
11. 【請求項１１】前記ゲート絶縁膜を形成する工程の後、
    前記フローティングゲートを形成する工程の前に、前記
    半導体基板と前記素子分離絶縁膜の形成する凹凸に沿っ
    た凹凸表面を有するフローティングゲート用層を形成す
    る工程をさらに有し、 前記サイドウォール状のフローティングゲートを形成す
    る工程が、前記フローティングゲート用層のエッチング
    により前記素子分離絶縁膜の側壁に接したサイドウォー
    ル状のフローティングゲートを残して形成する工程を含
    む請求項８記載の半導体不揮発性記憶装置の製造方法。
12. 【請求項１２】前記パストランジスタの閾値を、選択さ
    れた前記メモリセルのコントロールゲートに印加する読
    み出し電圧よりも高く設定する請求項８記載の半導体不
    揮発性記憶装置の製造方法。
13. 【請求項１３】前記パストランジスタの閾値を、選択さ
    れた前記メモリセルを除くメモリセルのコントロールゲ
    ートに印加する電圧よりも低く設定する請求項８記載の
    半導体不揮発性記憶装置の製造方法。