JP4262314B2 - Ｎａｎｄ型不揮発性メモリ素子、その製造方法及び駆動方法 - Google Patents
Ｎａｎｄ型不揮発性メモリ素子、その製造方法及び駆動方法 Download PDFInfo
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Description
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリ素子とその製造方法及び駆動方法に係り、特にセルサイズを増加させずにセルの結合比を増加させて素子の動作速度を増加させ得る不揮発性メモリ素子とその製造方法及び駆動方法に関する。
【０００２】
【従来の技術】
NOR 型EEPROMは、１つのビットラインコンタクトとソースラインを２つのメモリセルが対向して共有し、１つのビットラインに複数のメモリセルが並列に連結されるように構成される。従って、高集積化が難しい反面、高速化が容易という長所を有している。
【０００３】
一方、NAND型構造は、１つのビットラインコンタクトとソースラインを２つのセルストリングが共有し、１つのセルストリングは複数のセルトランジスタがビットラインと直列に連結されるように構成される。従って、高集積化が有利な長所はあるが、セル電流が小さいので高速化に不利という短所がある。結局、NAND型メモリセルはNOR 型メモリセルに比べて集積度が高いので、メモリ素子の大容量化のためにはNAND型のメモリ素子が望ましい。
【０００４】
以下、NAND型不揮発性メモリ素子のストリング構造及び基本的な動作について、添付した図面を参照して詳細に説明する。
図１は、通常のNAND型不揮発性メモリ素子における１つのストリングに対するレイアウトを示した平面図であり、図２は、前記図１に対する等価回路図である。
【０００５】
図１及び図２を参照すると、NAND型不揮発性メモリ素子の各ストリングの構造は、所定の幅(x) と長さ(y) の乗算による面積のビットライン(B/L) 及びソースライン(S/L) 間に、ストリング選択トランジスタ(S1)と、複数のセルトランジスタ(C1,…,Cn)、及びソース選択トランジスタ(S2)が順次に直列連結されて構成されている。
【０００６】
図３Ａは、前記不揮発性メモリ素子の各ストリングを構成するセルトランジスタの（マスクパターンで表わした）平面図であり、図３Ｂは前記図３ＡのI-I'線による断面図である。
図３Ａにおいて、参照符号26は活性領域を形成するためのマスクパターンであり、24はコントロールゲートを形成するためのマスクパターンであり、22はフローティングゲートを形成するためのマスクパターンを表す。図３Ｂを参照すると、前記ストリング( 図１参照) 内で情報を蓄えるためのそれぞれのセルトランジスタ( 図１のC1，…,Cn)は、P 型の半導体基板30に層間絶縁膜を挟み順次に積層されて形成されたフローティングゲート32及びコントロールゲート34と、N 型のソース／ドレイン領域36とからなる。
【０００７】
以下、前記のような構造を有するNAND型不揮発性メモリ素子のプログラム(program) 、消去(erase) 、読取(read)動作について説明する。
プログラム動作とは、セルトランジスタのチャンネル領域からフローティングゲートに電荷をトンネルリングさせることにより、情報を蓄える動作を言う。
例えば、第１セルトランジスタ(C1)に情報を蓄える場合、ストリング選択トランジスタ(S1)のゲートにはVcc を印加してトランジスタをターンオンさせ、前記ソース選択トランジスタ(S2)のゲートには0[V]を印加することによりトランジスタをターンオフさせる。次に、前記第１セルトランジスタ(C1)のコントロールゲート( 図３Ｂの34) に所定のプログラム電圧(Vpgm)を印加してトンネルリングを誘発させる。従って、前記基板( 図３Ｂの30) のチャンネル領域からフローティングゲート( 図３Ｂの32) に電荷が移動して、前記第１セルトランジスタ(C1)のスレショルド電圧(Vth) が変化する。
【０００８】
一方、読取(read)動作とは、メモリセルの"on"又は"off" を判別する動作を言う。
例えば、第１セルトランジスタ(C1)に蓄えられている情報を読み取る場合は、ビットライン(B/L) を特定電圧(1〜Vcc)にて充電させる。そして、前記ストリング選択トランジスタ(S1)とソース選択トランジスタ(S2)及び非選択されたセルトランジスタ(C2,…,Cn)のコントロールゲートにはVcc を印加して、前記トランジスタをターンオンさせる。そして、前記選択された第１セルトランジスタ(C1)のコントロールゲートには、情報が蓄えられた"1" 状態のスレショルド電圧と情報が蓄えられていない"0" 状態のスレショルド電圧間の電圧(0[V])を印加する。その結果、前記第１セルトランジスタ(C1)がオンされて、ビットライン(B/L) からソースライン(S/L) への電流の流れが感知されると、前記第１セルトランジスタ(C1)の状態を"1" と判断する。反対に、前記第１セルトランジスタ(C1)がオフされてビットライン(B/L) からソースライン(S/L) への電流の流れが感知されないと、前記第１セルトランジスタ(C1)の状態を"0" と判断する。
【０００９】
一方、消去動作とは、フローティングゲートから基板のチャンネル領域に電荷をトンネルリングさせることにより、セルに蓄えられていた情報を消去する動作を言う。
例えば、第１セルトランジスタ(C1)に蓄えられていた情報を消去する場合は、ビットライン(B/L) 、ソースライン(S/L) 、ストリング選択トランジスタ(S1)、及びソース選択トランジスタ(S2)を浮遊状態にする。そして、選択されたブロックのすべてのワードラインには0[V]を印加する。そして、基板( 図３Ｂの30) には消去電圧(Verase)を印加して、フローティングゲート( 図３Ｂの32) から基板( 図３Ｂの30) にトンネルリングを誘発することにより、フローティングゲート( 図３Ｂの32) 内の電荷が基板( 図３Ｂの30) に移動してスレショルド電圧が変化するようにする。
【００１０】
前記不揮発性メモリ素子の動作において、F-N トンネルリングを誘発してプログラム又は消去動作を行うためには、20[V] 程度の高電圧が要求される。このプログラム又は消去を行うための高電圧を供給するためにはチャージポンピング回路が必要となり、これによりチップのサイズが増加し、電力消耗が増加することとなる。従って、不揮発性メモリ素子を高集積化するためには、消去とプログラムの効率を増加させてプログラム/ 消去電圧を下げることが大切となる。
【００１１】
そこで、不揮発性メモリ素子の信頼性を低下させずに素子の動作特性を向上させるために、コントロールゲートとフローティングゲートとの間に積層されている層間絶縁膜によるキャパシタンスを増加させて、プログラム/ 消去電圧を下げることが行われる。この層間絶縁膜によるキャパシタンスを増加させる方法としては、層間絶縁膜の厚さを縮める方法と、コントロールゲートとフローティングゲートとの接触面積を増加させる方法とがある。このうち、層間絶縁膜の厚さを縮める方法は、不揮発性メモリ素子のデータ保有特性の低下や、プログラム/ 消去時の層間絶縁膜の絶縁破壊や、工程上の難点等を招くので、現在はコントロールゲートとフローティングゲートとの間の接触面積を拡大する方法が選ばれつつある。
【００１２】
以下、従来の一方法によるNAND型不揮発性メモリ素子の層間絶縁膜によるキャパシタンスについて、添付した図面に基づき説明する。
図４は、従来技術による不揮発性メモリ素子のレイアウトを示す（マスクパターンで表わした）平面図である。これは、"IEDM tech. Dig. 1994. pp61-64" を参照したものであり、高集積化を図りながら層間絶縁膜によるキャパシタンスを増加させる方法を提案している。
【００１３】
参照符号40は活性領域を限定するマスクパターンを、42はフローティングゲートを形成するためのマスクパターンを、44はコントロールゲートを形成するためのマスクパターンを、そして46はビットラインコンタクトを形成するためのマスクパターンをそれぞれ表す。
図３Ａの平面図と比較する時、フローティングゲートを形成するためのマスクパターン42は活性領域を限定するためのマスクパターン40に完全に重なっている。即ち、これはフローティングゲートが活性領域に自己整合されて形成されることを意味する。よって、高集積化が達成され得る。
【００１４】
図５は前記図４のII-II'線による断面図であり、50は半導体基板を、52はフローティングゲートを、54は層間絶縁膜を、56はコントロールゲートを、58は素子分離膜をそれぞれ表す。
前記従来の不揮発性メモリ素子は、フローティングゲートとコントロールゲート間の層間絶縁膜の面積が、セルトランジスタの活性領域の幅のみにより制限される。かつ、素子分離領域の上部にはフローティングゲートが形成されない。従って、層間絶縁膜によるキャパシタンスが下がり、高いプログラム/ 消去電圧が必要であるという短所は、十分には解決されていない。
【００１５】
前記のような問題を解決するため、フローティングゲート( 図５の52) の厚さを増加させることにより、フローティングゲートの側壁に形成される層間絶縁膜( 図５の54) の厚さを増加させることができる。ところが、この場合には後続する工程のメモリ素子のワードラインパターニング工程でコントロールゲート( 図５の56) 、層間絶縁膜、フローティングゲートを同時にパターニングする時、厚いフローティングゲートの側壁にも厚い層間絶縁膜が形成されているので、セルトランジスタのソース／ドレイン領域でのフローティングゲートをエッチングし難いという問題が発生する。
【００１６】
【発明が解決しようとする課題】
本発明は、前述した従来の問題点を解決するために案出されたものであり、セルの結合比を増加させて素子のプログラム及び消去電圧を減少させると同時に、製造工程を容易にした構造を有する不揮発性メモリ素子を提供することを目的とする。
【００１７】
本発明の他の目的は、前記不揮発性メモリ素子の適切な製造方法を提供することにある。
本発明の更に他の目的は、前記不揮発性メモリ素子の動作を正確に行うための駆動方法を提供することにある。
【００２１】
【課題を解決するための手段】
前記目的を達成するために、本発明による不揮発性メモリ素子は、ストリング選択トラ
ンジスタと、複数のセルトランジスタと、ソース選択トランジスタとがビットラインコン
タクトとソースラインとの間に直列で連結されてストリングをなし、該ストリングが同一
方向に配列されたストリングブロックが二次元的に配列されてプログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成され、前記複数のセルトランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成される不揮発性メモリ素子において、前記各ストリングのストリング選択トランジスタのゲートを連結するストリング選択ラインと、前記セルトランジスタのコントロールゲートをそれぞれ水平単位で連結する複数本のワードラインと、前記各ストリングのソース選択トランジスタのゲートを連結するソース選択ラインと、前記各ストリングを構成する、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に、所定の厚さを有する第１絶縁膜により離隔されて形成され、複数のワードライン単位で独立したブロックを形成するプログラム補助プレートであって、前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートと、を具備することを特徴とする。
【００２２】
本発明において、前記プログラム補助プレートは、ポリシリコン又はポリシリコン上にシリサイドの積層されたポリサイドからなることが望ましい。そして、前記第１絶縁膜は、酸化膜、窒化膜、酸窒化膜及び前記膜のうち２つ以上の膜が積層されてなる複合膜のうちの何れか１つであり、前記コントロールゲート上部の第１絶縁膜が前記ソース／ドレインの上部及びフローティングゲートの側壁に形成された第１絶縁膜より厚いことが望ましい。そして、前記ソース／ドレインはLDD構造であり、前記フローティングゲート及びコントロールゲートの側壁にはスペーサ状の第２絶縁膜が更に形成されていることが望ましい。また、前記複数のセルトランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、前記フローティングゲートとコントロールゲートとの間に形成された層間絶縁膜と、前記トンネル酸化膜の下の前記半導体基板に形成され、チャンネル領域により分離されたソース／ドレインとを有し、前記ストリング選択トランジスタ及び前記ソース選択トランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたゲートであって、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、前記フローティングゲートとコントロールゲートとの間に形成された層間絶縁膜と、前記層間絶縁膜に形成されて前記フローティングゲートとコントロールゲートとを電気的に接続するコンタクトプラグとからなるゲートと、前記トンネル酸化膜の下の前記半導体基板に形成され、チャンネル領域により分離されたソース／ドレインとを有する。
【００２３】
又、前記他の目的を達成するために、本発明による不揮発性メモリ素子の製造方法は、ストリング選択トランジスタと、複数のセルトランジスタと、ソース選択トランジスタとがビットラインコンタクトとソースラインとの間に直列で連結されてストリングをなし、該ストリングが同一方向に配列されてストリングブロックをなし、該ストリングブロックが二次元的に配列されプログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成され、前記複数のセルトランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成されている不揮発性メモリ素子の製造方法において、第１導電型の半導体基板に第２導電型のウェル及び第１導電型のウェルを順番に形成する工程と、前記半導体基板に素子分離膜を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にフローティングゲートと、層間絶縁膜により前記フローティングゲートと分離されたコントロールゲートをそれぞれ形成する工程と、前記半導体基板にソース／ドレインを形成する工程と、前記半導体基板の全面に第１絶縁膜を形成する工程と、第１絶縁膜の形成された半導体基板の全面に導電物質を蒸着した後、パターニングして前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートを形成する工程であって、前記プログラム補助プレートが、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に形成されるようにパターニングされる工程と、を含むことを特徴とする。
【００２４】
本発明による不揮発性メモリ素子の製造方法において、前記プログラム補助プレートは、ポリシリコン又はポロシリコン上にシリサイドを積層して形成することが望ましい。そして、前記ソース／ドレインを形成する工程で、第２導電型の不純物イオンを２×１０13〜１×１０15イオン/cm2のドーズと、40KeV 〜60KeVのエネルギーで注入することが望ましい。そして、前記第１絶縁膜は、酸化膜、窒化膜、酸窒化膜及び前記膜のうち２つ以上の膜が積層されてなる複合膜のうちの何れか１つから形成することが望ましい。
【００２５】
又、前記他の目的を達成するために、本発明による不揮発性メモリ素子の他の製造方法は、ストリング選択トランジスタと、複数のセルトランジスタと、ソース選択トランジスタとがビットラインコンタクトとソースラインとの間に直列で連結されストリングをなし、該ストリングが同一方向に配列されてストリングブロックをなし、該ストリングブロックが二次元的に配列されプログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成され、前記複数のセルトランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成されている不揮発性メモリ素子の製造方法において、第１導電型の半導体基板に第２導電型のウェル及び第１導電型のウェルを順番に形成する工程と、前記半導体基板に素子分離膜を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にフローティングゲートと、層間絶縁膜により前記フローティングゲートと分離されたコントロールゲートをそれぞれ形成する工程と、前記半導体基板に不純物を低濃度で注入して低濃度のソース／ドレインを形成する工程と、前記フローティングゲート、層間絶縁膜及びコントロールゲートの側壁にスペーサ状の第１絶縁膜を形成する工程と、前記半導体基板に不純物イオンを高濃度で注入して高濃度のソース／ドレインを形成する工程と、前記半導体基板の全面に第２絶縁膜を形成する工程と、前記第２絶縁膜の形成された半導体基板の全面に導電物質を蒸着した後、パターニングして前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートを形成する工程であって、前記プログラム補助プレートが、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に形成されるようにパターニングされる工程と、を含むことを特徴とする。
【００２６】
本発明において、前記低濃度のソース／ドレインを形成する工程では、第２導電型の不純物イオンを２×１０13〜１×１０14イオン/cm2のドーズと、40KeV 〜60KeVのエネルギーで注入し、前記高濃度のソース／ドレインを形成する工程では、第２導電型の不純物イオンを１×１０14〜５×１０15イオン/ cm2のドーズと、40KeV 〜60KeVのエネルギーで注入することが望ましい。そして、前記第１絶縁膜及び第２絶縁膜は、酸化膜、窒化膜、酸窒化膜及び前記膜のうち２つ以上の膜が積層されてなる複合膜のうち何れか１つから形成されることが望ましい。
【００２９】
又、前記他の目的を達成するために、本発明による不揮発性メモリ素子の駆動方法は、ストリング選択トランジスタと、複数のセルトランジスタと、ソース選択トランジスタとがビットラインコンタクトとソースラインとの間に直列で連結されて構成される複数のストリングと、前記ストリングのストリング選択トランジスタのゲートを連結するストリング選択ラインと、前記ストリングを構成するセルトランジスタのコントロールゲートをそれぞれ水平単位で連結する複数本のワードラインと、前記ストリングのソース選択トランジスタのゲートを連結するソース選択ラインと、前記ストリングを構成する、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に、所定の厚さを有する第１絶縁膜により離隔され、複数のワードライン単位で独立したブロックを形成するプログラム補助プレートであって、前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートとから構成されるストリングブロックが二次元的に配列され前記複数のセルトランジスタは、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成され、前記プログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成された不揮発性メモリ素子の駆動方法であって、プログラム動作時に、プログラム補助プレートには選択されたワードラインと等電位を印加することを特徴とする。前記プログラム動作時に、選択されたプログラム補助プレートにはVcc以上で、フローティングゲートにファウラ−ノドハイム(Fowler-Nordheim)トンネルリングが起こり得る電圧が印加され、消去動作時には選択されたプログラム補助プレートに0[V]が印加され、読取動作時には選択されたプログラム補助プレートに0[V]又はVccが印加されることが望ましい。
【００３０】
本発明によると、素子のプログラム/ 消去動作に影響を及ぼす容量性結合比を増加させ得て、プログラム/ 消去電圧を著しく下げることができる。かつ、セル構造が平面的なので工程が単純で、プログラム補助プレートがより大きいライン／スペーサを有するので、写真エッチング工程が容易になる。
更に、セルトランジスタのみならずストリング選択トランジスタ及びソース選択トランジスタの上部にもプログラム補助プログラムを形成する場合、選択トランジスタとワードライン間の段差が縮められて、後続の工程が容易になり、導電性残留物の発生が防止されて電気的特性を向上させることができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を添付した図面に基づき更に詳細に説明する。
＜第１及び第２の実施の形態による不揮発性メモリ素子の構造例＞
図６は、本発明の第１及び第２の実施の形態による不揮発性メモリ素子を製造するための（マスクパターンで表わした）平面図である。
【００３２】
縦方向の長方形状に限定された領域は、素子の形成される活性領域を限定するためのマスクパターン(P1)を表わし、前記マスクパターン(P1)と重なり縦方向の長方形状に限定された領域は、ビットラインを形成するためのマスクパターン(P2)を表わし、横方向の長方形状に限定された領域は、コントロールゲートを形成するためのマスクパターン(P3)を表わし、前記マスクパターン(P3)の内部の斜線にて示された領域は、フローティングゲートを形成するためのマスクパターン(P4)を表わし、内部に“Ｘ”が示された領域は、ビットラインコンタクトを形成するためのマスクパターン(P5)を表わし、そして参照符号(P6)はプログラム補助プレートを形成するためのマスクパターンを表わしている。
【００３３】
図６によると、活性領域によりメモリセルの形成される領域と素子分離領域とが決まり、前記活性領域と垂直にワードラインと選択ラインとが形成される。前記ワードラインは各セル毎に１つのフローティングゲートを有するように構成され、このワードラインは複数本からなる。各活性領域はビットラインコンタクトを通してビットラインと選択ライン( ストリング選択ライン) 間に電気的に連結されるように構成されている。
【００３４】
そして、前記ストリング選択トランジスタ(S1,S1')とソース選択トランジスタ(S2,S2')間のセルトランジスタ上部には、長方形のプログラム補助プレート(PA)が設けられている。前記プログラム補助プレート(PA)は複数本のワードライン単位で独立したブロックを形成する。即ち、ワードラインの方向には各ブロックを構成する複数のストリングにかけて延長されて形成され、ビットライン方向には各ブロック単位で限定されて形成される。
【００３５】
図７は、図６に示された平面図に対する等価回路図であり、多数のストリングが同一な方向に二次元的に配列されてメモリセルをなしている。
前記各ストリング60,70 は、ビットライン(B/L) とソースライン(S/L) 間に、ストリング選択トランジスタ(S1,S1')、多数のセルトランジスタ(C1,…,Cn,C1',…,Cn') 、及びソース選択トランジスタ(S2,S2')が直列で連結されて構成される。
【００３６】
前記ストリング選択トランジスタ(S1,S1')のゲートはストリング選択ライン(SSL1)により連結され、前記セルトランジスタ(C1,…,Cn,C1',…,Cn') のコントロールゲートはそれぞれ多数のワードライン(W/L1,…,W/Ln)により連結され、前記ソース選択トランジスタ(S2,S2')のゲートはソース選択ライン(SSL2)により連結される。
【００３７】
前記セルトランジスタ(C1,…,Cn,C1',…,Cn') のフローティングゲートとプログラム補助プレート(PA)間には、フローティングゲートとプログラム補助プレートとを両電極とするキャパシタ(Cfpa)が形成され、前記セルトランジスタ(C1,…,Cn,C1',…,Cn') のソース／ドレインとプログラム補助プレート(PA)間には、ソース／ドレインとプログラム補助プレートを両電極とするキャパシタ(Cspa,Cdpa) が形成される。
【００３８】
従って、プログラム補助プレートにより形成されるキャパシタ(Cfpa 及びCspa/Cdpa)により、メモリ素子のプログラム/ 消去動作に影響を及ぼす容量性結合比が著しく増加して、素子のプログラム/ 消去電圧を減少させることができる。
図８Ａ及び図８Ｂは、本発明の第１の実施の形態による不揮発性メモリ素子を示した断面図であり、図８Ａは図６のIII-III'線による断面図であり、図８ＢはIV-IV'線による断面図である。
【００３９】
参照符号101 はP 型の半導体基板、107 はN-ウェル、201 はP-ウェル、301 は半導体基板を活性領域と非活性領域とに分けるためのフィールド酸化膜、350 はゲート酸化膜を、370 はソース／ドレイン領域、401 はフローティングゲート、450 は層間絶縁膜、501 はコントロールゲート、600 は第１絶縁膜、700 はプログラム補助プレートを、それぞれ表す。
【００４０】
前記断面図によると、P 型( 又はN 型) の半導体基板101 上に、電子を注入し得るフローティングゲート401 と、所定厚さの層間絶縁膜450 を挟みコントロールゲート501 が順次に積層されており、前記ゲート両側の半導体基板にはN+型( 又はP+型) のソース／ドレイン370 が形成されている。そして、前記ソース／ドレイン370 の上部、フローティングゲート401 の側壁、及びコントロールゲート501 の上部と側壁には、所定の厚さを有する第１絶縁膜600 により離隔されたプログラム補助プレート700 が形成されている。前記プログラム補助プレート700 は、ポリシリコン又はポリシリコン上にシリサイドの積層されたポリサイド構造により形成される。尚、ストリング選択トランジスタとソース選択トランジスタの層間絶縁膜450 中に示された参照番号800 は、層間絶縁膜450 を形成した後にエッチングにより形成されるコンタクトホールであって、その後の工程でコントロールゲート501 が形成される際にコントロールゲート501 とフローティングゲート401 とを電気的に接触させて、ストリング選択トランジスタとソース選択トランジスタをノーマルトランジスタとするためのものである。
【００４１】
前記プログラム補助プレート700 の下部に積層された前記第１絶縁膜600 は、前記ソース／ドレイン370 、フローティングゲート401 及びコントロールゲート501 と、前記プログラム補助プレート700 とを電気的に分離させながら、所定の誘電率を有する誘電体層の役割を果す。前記第１絶縁膜600 は、酸化膜、窒化膜、酸窒化膜、又はこれらの複合膜、例えば酸化膜/ 窒化膜/ 酸化膜に積層されたONO 構造のうちの何れか１つからなる。
【００４２】
図９Ａ及び図９Ｂは、本発明の第２の実施の形態による不揮発性メモリ素子を示した断面図であり、ソース／ドレインがLDD 構造をなしており、フローティングゲート及びコントロールゲートのスペーサが形成されている。
図８Ａ及び図８Ｂと相異なる部分だけを説明すると、参照符号380 はLDD 型ソース／ドレインの低濃度のソース／ドレイン、390 は高濃度のソース／ドレイン、610 はフローティングゲート401 及びコントロールゲート501 の側壁に形成されたスペーサ状の第１絶縁膜、620 は第２絶縁膜を表す。
【００４３】
前記第１絶縁膜610 及び第２絶縁膜620 は、酸化膜、窒化膜、酸窒化膜、又はこれらの複合膜、例えば酸化膜/ 窒化膜/ 酸化膜に積層されたONO 構造のうちの何れか１つから形成される。尚、第１及び第２絶縁膜は全部同一な物質から形成されることもでき、相異なる物質から形成されることもできる。
＜第１及び第２の実施の形態による不揮発性メモリ素子の製造工程例＞
図１０Ａ乃至図１２Ａ、図１０Ｂ乃至図１２Ｂは、本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するために、各工程を順に示した断面図であり、各図のＡは図６のIII-III'線による断面図であり、各図のＢはIV-IV'線による断面図である。
【００４４】
図１０Ａ及び図１０Ｂは、フィールド酸化膜301 及びゲート酸化膜350 を形成する工程を示している。
この工程は、第１導電型の半導体基板101 に第２導電型のウェル107 を形成する工程、前記第２導電型のウェル107 上部の半導体基板に第１導電型のウェル201 を形成する工程、前記第１及び第２導電型のウェルが形成されている前記半導体基板の表面に素子間の電気的分離のためのフィールド酸化膜301 を形成する工程、及びフィールド酸化膜の形成された結果物上にゲート酸化膜350 を形成する工程により施される。
【００４５】
詳しくは、例えば、P 型の半導体基板101 の周辺回路部及びセル配列部の所定領域に、通常のフォトエッチング工程及びイオン注入技術を用いてN 型の不純物を注入した後、高温で熱処理して所望する深さまで拡散させることにより、N-ウェル107 を形成する。次いで、前記N-ウェル107 の形成工程と同様な方法にて半導体基板の周辺回路部及びセル配列部の所定領域に、P-ウェル201 を形成する。
【００４６】
次いで、通常の素子分離工程、例えば選択的酸化方法(LOCOS) により素子間の電気的分離のためのフィールド酸化膜301 を形成した後、その結果物の全面に薄い熱酸化膜を成長させてゲート酸化膜350 を形成する。
図１１Ａ及び図１１Ｂは、フローティングゲート401 、層間絶縁膜450 、及びコントロールゲート501 を形成する工程を示している。
【００４７】
この工程は、ゲート酸化膜350 の形成された前記結果物上に電子を蓄えるためのフローティングゲート401 を形成する工程、前記フローティングゲート上に所定の厚さを有する層間絶縁膜450 を形成する工程、及び前記層間絶縁膜上にコントロールゲート501 を形成する工程により施される。
詳しくは、ゲート酸化膜350 の形成された前記結果物上にゲート電極を形成するための導電物質、例えば不純物のドーピングされたポリシリコンを蒸着した後、フローティングゲートを形成するためのマスクパターン( 図６の参照符号P4) を用いたフォトエッチング工程にて前記ポリシリコンをパターニングすることにより、フローティングゲート401 を形成する。次いで、フローティングゲート401 の形成された前記結果物上に、例えば酸化膜/ 窒化膜/ 酸化膜を順番に積層してONO 構造の層間絶縁膜450 を形成する。前記層間絶縁膜450 はフローティングゲート401 とコントロールゲート501 とを絶縁させ、所定の静電容量を有する誘電体の役割を果たす。
【００４８】
次に、前記層間絶縁膜450 の形成された結果物上に、例えば不純物のドーピングされたポリシリコン、又はドーピングされたポリシリコンとシリサイドが順次に積層されたポリサイド構造の導電層を形成した後、コントロールゲートを形成するためのマスクパターン( 図６のP3) を用いて前記導電層をパターニングすることにより、セルトランジスタのコントロールゲート501 になるワードラインを形成する。
【００４９】
前記ワードラインの形成時に、ワードライン方向の層間絶縁膜及びフローティングゲートも同時にパターニングされる。この際、通常のフォトレジストをマスクとして用いると、セル間の間隔が狭すぎてゲートの形成された領域とソース／ドレインの形成された領域間に大きい段差が形成されて微細パターニングが不可能になる。即ち、コントロールゲートを形成するための導電層が蒸着された状態で、結果物の全面に酸化膜を所定の厚さで積層した後、前記酸化膜を図６のマスクパターン(P3)を用いて通常のフォトエッチング工程にてパターニングする。次に、パターニングされた酸化膜をマスクとしてコントロールゲート、層間絶縁膜、及びフローティングゲートをパターニングする。このようにすると、酸化膜をパターニングできるくらいにフォトレジストの厚さを薄くできるので、段差による微細パターニング問題を解決することができる。この際、用いられた酸化膜マスクは取り除かず、後続の工程で形成されるプログラム補助プレートとコントロールゲートとを分離させる絶縁膜として用いられ得る。
【００５０】
図１２Ａ及び図１２Ｂは、ソース／ドレイン370 、第１絶縁膜600 、及びプログラム補助プレート700 を形成する工程を示している。
この工程は、ワードラインの形成された半導体基板に不純物を注入してソース／ドレイン370 を形成する工程、その結果物上に絶縁物質を蒸着して第１絶縁膜600 を形成する工程、及び結果物上に導電物質を蒸着した後パターニングしてプログラム補助プレート700 を形成する工程により施される。
【００５１】
詳しくは、前記半導体基板にN 型の不純物、例えば砒素(As)又は燐(P) を２×１０13〜１×１０15イオン/cm2のドーズと、40KeV 〜60KeV のエネルギーで注入してトランジスタのソース／ドレイン370 を形成する。
次に、前記第１絶縁膜600 は、酸化膜、窒化膜、又は酸窒化膜の単一膜から形成したり、前記膜が多層に積層された複合膜、例えば酸化膜/ 窒化膜/ 酸化膜を順次に積層してONO 構造に形成することができる。
【００５２】
次に、前記プログラム補助プレート700 は、不純物のドーピングされたポリシリコン又はドーピングされたポリシリコン上にシリサイドの積層されたポリサイド構造に形成した後、図６のマスクパターン(P6)を用いてパターニングする。
前記工程以後、層間絶縁膜にて高温酸化膜(HTO) とホウ素−燐を含むシリコン膜を順番に積層した後、平坦化工程を施す。次に、図６のビットラインコンタクトを形成するためのマスクパターン(P5)を用いたフォトエッチング工程を行い、半導体基板の活性領域とビットラインとを連結するためのビットラインコンタクト( 図示せず) を形成した後、その上に導電物質を蒸着して、図６のビットラインを形成するためのマスクパターン(P2)を用いたフォトエッチング工程を施して導電膜をパターニングすることにより、ビットライン( 図示せず) を形成する。次に、配線形成工程及び保護膜形成工程を施す。
【００５３】
図１３Ａ乃至図１４Ｂは、図９Ａ及び図９Ｂに示された本発明の第２の実施の形態による不揮発性メモリ素子を製造する方法を説明するための断面図である。ワードラインを形成する工程までは、本発明の第１の実施の形態( 図１０Ａ乃至図１１Ｂ) と同様に施されるので、この部分の説明は省略することにする。かつ、図１０Ａ乃至図１１Ｂと同一な部分に対しては同一部材を用いることにする。
【００５４】
図１３Ａ及び図１３Ｂは、低濃度及び高濃度のソース／ドレインを形成する工程を示す。
この工程は、コントロールゲートの形成された半導体基板に不純物を注入して低濃度のソース／ドレイン380 を形成する工程、前記フローティングゲート401 及びコントロールゲート501 の側壁に第１絶縁膜610 を形成する工程及び前期半導体基板に不純物を高濃度で注入することにより高濃度のソース／ドレイン390 を形成する工程により施される。
【００５５】
詳しくは、前記低濃度のソース／ドレイン380 は、本発明の第１の実施の形態と同様な方法にてコントロールゲートまで形成した後、半導体基板に基板と反対の導電型の不純物、例えばP 型の半導体である場合、砒素(As)又は燐(P) のようなN 型の不純物イオンを２×１０13〜１×１０14イオン/cm2のドーズと、40KeV 〜60KeV のエネルギーで注入することにより形成される。
【００５６】
次に、低濃度のソース／ドレイン380 の形成された結果物上に絶縁膜、例えば酸化膜、窒化膜、酸窒化膜又は酸化膜と窒化膜との複合膜を積層した後、エッチバックすることにより、前記フローティングゲート401 及びコントロールゲート501 の側壁にスペーサ状の第１絶縁膜610 を形成する。次いで、前記半導体基板に第２導電型の不純物、例えば砒素(As)又は燐(P) のようなN 型不純物イオンを高濃度、例えば１×１０14〜５×１０15イオン/cm2のドーズと、40KeV 〜60KeV のエネルギーで注入することにより、高濃度のソース／ドレイン390 を形成する。
【００５７】
図１４Ａ及び図１４Ｂは、第２絶縁膜620 及びプログラム補助プレート700 を形成する工程を示している。
詳しくは、前記結果物上に酸化膜、窒化膜、酸窒化膜又は酸化膜と窒化膜の複合膜(NO 又はONO 構造) を蒸着させたり、熱的に成長させて第２絶縁膜620 を形成する。次に、第２絶縁膜620 の形成された結果物上に、例えば不純物のドーピングされたポリシリコンを積層したり、ポリシリコン上にシリサイドを積層して導電層を形成した後パターニングして、セルトランジスタのソース／ドレイン380,390 の上部、フローティングゲート401 の側壁、及びコントロールゲート501 の上部と側壁に、所定の厚さを有する第１絶縁膜610 及び/ 又は第２絶縁膜620 により離隔されたプログラム補助プレート700 を形成する。
【００５８】
前記工程以後、本発明の第１の実施の形態と同様な方法にて通常の層間絶縁膜、配線及び保護膜形成工程を施す。
本発明の第１及び第２の実施の形態による不揮発性メモリ素子及びその製造方法によると、素子のプログラム/ 消去動作に影響を及ぼすセルの容量性結合比を増加させることができて、プログラム/ 消去電圧を著しく下げることができる。かつ、プログラム補助プレートが比較的大きいライン／スペーサを有するので、フォトエッチング工程が容易になる長所がある。
【００５９】
前述した本発明の第１及び第２の実施の形態では、セルトランジスタにプログラム補助プレートを形成するために、コントロールゲートまで形成された基板上にポリシリコンを全体的に蒸着した後、蒸着されたポリシリコン膜をパターニングするようになるが、このパターニング工程は通常乾式エッチング工程により行われる。しかしながら、この際には、セルトランジスタと選択トランジスタ間の高い段差により、ストリング選択ラインと１番目のワードライン間、そしてソース選択ラインと最後のワードライン間のポリシリコンが完全に取り除かれず残留する問題点がある。この残留物を完全に取り除くためにエッチング時間を延ばすと、予めエッチングされた部分では基板が損なわれる問題が発生する。本発明の第３及び第４の実施の形態では、このような第１及び第２の実施の形態での工程上の難点を解決し得る方法を提案する。
【００６０】
＜第３及び第４の実施の形態による不揮発性メモリ素子の構造例＞
図１５は、本発明の第３及び第４実施の形態による不揮発性メモリ素子を製造するための（マスクパターンを表わした）平面図であり、図６と同一の参照符号は同一部材を示す。
P1は素子の形成される活性領域を限定するためのマスクパターンを表わし、P2はビットラインを形成するためのマスクパターンを表わし、P3はコントロールゲートを形成するためのマスクパターンを表わし、P4はフローティングゲートを形成するためのマスクパターンを表わし、P5はビットラインコンタクトを形成するためのマスクパターンを表わし、P7はプログラム補助プレートを形成するためのマスクパターンを表わしている。
【００６１】
図示されたように、図６の平面図に比べプログラム補助プレート(P4)がセルトランジスタ(C1,…,Cn,C1',…,Cn') の上部は勿論、ストリング選択トランジスタ(S1,S1')とソース選択トランジスタ(S2,S2')の上部にも形成されている。
図１６Ａ及び図１６Ｂは、本発明の第３の実施の形態による不揮発性メモリ素子を示した断面図であり、図１６Ａは図１５のＶ−Ｖ' 線による断面図であり、図１６ＢはVI-VI'線による断面図である。図８Ａ及び図８Ｂと同一な部分に対しては同一部材を用いた。
【００６２】
図面参照符号101 はP 型の半導体基板、107 はN-ウェル、201 はP-ウェル、301 は半導体基板を活性領域と非活性領域とに分けるためのフィールド酸化膜、350 はゲート酸化膜、370 はソース／ドレイン領域、401 はフローティングゲート、450 は層間絶縁膜、501 はコントロールゲート、600 は第１絶縁膜、710 はプログラム補助プレートを、それぞれ示す。
【００６３】
図示されたように、プログラム補助プレート710 が、セルトランジスタの上部のみならず、ストリングの両側先端に形成されたストリング選択トランジスタ及びソース選択トランジスタの上部にも形成されている。
図１７Ａ及び図１７Ｂは、本発明の第４の実施の形態による不揮発性メモリ素子を示した断面図であり、図１７Ａは図１５のＶ−Ｖ' 線による断面図であり、図１７ＢはVI-VI'線による断面図である。図９Ａ及び図９Ｂと同一な部分に対しては同一部材を用いた。
【００６４】
図１６Ａ及び図１６Ｂと同様に、プログラム補助プレート710 がセルトランジスタの上部のみならず、ストリングの両側先端に形成されたストリング選択トランジスタ及びソース選択トランジスタの上部にも形成されている。
そして、前記ストリング選択トランジスタ、セルトランジスタ、及びソース選択トランジスタのソース／ドレイン380,390 は、LDD 構造から形成されており、フローティングゲート及びコントロールゲートの側壁には、第１絶縁膜610 ががスペーサ状に形成されている。
【００６５】
＜第３及び第４の実施の形態による不揮発性メモリ素子の製造工程例＞
本発明の第３及び第４の実施の形態による不揮発性メモリ素子を製造する方法は、プログラム補助プレート710 のパターニング時に選択トランジスタの上部にも補助プレートが形成されるようにパターニングする他は、第１および第２の実施の形態の製造方法と同様なので、それについての説明を省略することにする。
【００６６】
本発明の第３及び第４の実施の形態による不揮発性メモリ素子及びその製造方法によると、セルの結合比を増加させてプログラム及び消去電圧を減少させ得ることは勿論、選択トランジスタとセルトランジスタ間の段差による導電性残留物の発生を防止することができて、素子の電気的特性が更に向上される。
＜本実施の形態による不揮発性メモリ素子の動作例＞
以下、図６及び図１５の平面図及び図７の等価回路を参照して、本実施の形態による不揮発性メモリ素子の動作について説明することにする。
【００６７】
本発明の第１乃至第４の実施の形態による不揮発性メモリ素子の駆動方法において、プログラム動作時、プログラム補助プレート(P4)には選択されたワードラインと同様な条件のバイアス電圧を印加することを特徴とする。
▲１▼プログラム動作
プログラム動作時にはまず、選択されたビットライン(B/L) には0[V]を印加し、非選択されたビットラインにはVcc を印加し、選択されたワードライン及び選択されたプログラム補助プレートにはセルトランジスタのチャンネルからフローティングゲートにF-N トンネルリングが発生するようにする所定のプログラム電圧(Vpgm:普通12V 〜16V)を印加することにより、プログラム動作を行う。かつ、非選択されたワードライン及びストリング選択ライン(SSF1)には、選択又は非選択されたビットラインに印加された電圧がセルトランジスタのチャンネルに伝達されるようにVcc を印加し、ソースライン(S/L) にはVcc 又は0[V]を印加し、ソース選択ライン(SSL2)、基板、N 型ウェル及びP 型ウェルにはすべて0[V]を印加する。
【００６８】
例えば、第１ストリング60の第１セルトランジスタ(C1)に情報を蓄える場合は、選択された第１ストリング60のビットライン(B/L1)には0[V]を印加した後、ストリング選択ライン(SSL1)にVcc を印加してストリング選択トランジスタ(S1)をオンさせ、ソース選択ライン(SSL2)に0[V]を印加して前記ソース選択トランジスタ(S2)をオフさせる。
【００６９】
次に、選択された第１ワードライン(W/L1)を通して、第１セルトランジスタ(C1)のコントロールゲートにプログラム電圧(Vpgm:12〜16[V])を印加し、選択された第１プログラム補助プレート(PA1) にも第１ワードライン(W/L1)と同様のプログラム電圧(Vpgm)を印加することにより、前記第１セルトランジスタ(C1)のチャンネル領域からフローティングゲートに電子が移動するようにF-N トンネルリングを誘発させる。
【００７０】
一方、非選択されたワードライン(W/L2,…,W/Ln)には、選択又は非選択されたビットラインに印加された電圧が非選択されたセルトランジスタ(C2,…,Cn)のチャンネルに伝達されるようにVcc 電圧が印加される。そして、半導体基板( 図８Ａ及び図１６Ａの101)、N 型ウェル( 図８Ａ及び図１６Ａの107)、及びP 型ウェル( 図８Ａ及び図１６Ａの201)には全部0[V]を印加する。
【００７１】
▲２▼消去動作
消去動作には、選択されたワードライン及び選択されたプログラム補助プレートには0[V]を印加し、非選択されたワードライン及びストリング選択ライン(SSF1)とソース選択ライン(SSL2)とは浮遊させ、フローティングゲートからP 型ウェルにF-N トンネルリングが起こるように、N 型ウェル及びP 型ウェルと半導体基板には消去電圧(Verase:14〜16V)を印加する。
【００７２】
例えば、第１ストリング60の第１セルトランジスタ(C1)に蓄えられた情報を除去する場合は、前記選択された第１セルトランジスタ(C1)が連結される第１ワードライン(W/L1)及びプログラム補助プレート(P4)には0[V]を印加し、非選択されたワードライン(W/L2,…,W/Ln)、ストリング選択ライン(SSL1)及びソース選択ライン(SSL2)は浮遊させ、半導体基板、N 型ウェル、及びP 型ウェルには14〜18[V] 程度の消去電圧(Verase)を印加することにより、前記第１セルトランジスタ(C1)のフローティングゲートからチャンネル領域にF-N トンネルリングが誘発されて、情報の消去が行われる。
【００７３】
▲３▼読取動作
読取動作時には、選択されたワードライン及び非選択されたストリング選択ラインには0[V]を印加し、非選択されたワードライン及び選択されたストリング選択ラインにはVcc 以上の読取電圧(Vread) を印加し、選択されたプログラム補助プレートには0[V]又はVcc 以上の読取電圧(Vread) を印加し、選択されたビットラインには0[V]以上の電圧を印加し、ソースライン(S/L) には0[V]を印加してプログラムされたセルトランジスタの状態を"ON"又は"OFF" と判読する。
【００７４】
例えば、第１ストリング60の第１セルトランジスタ(C1)に蓄えられた情報を読み上げるためには、まずストリング選択ライン(SSL1)及びソース選択ライン(SSL2)にはVcc を印加してストリング選択トランジスタ(S2)をオンさせ、ソースライン(S/L) に0[V]を印加する。
次に、選択された第１ワードライン(W/L1)に0[V]を印加し、非選択されたワードライン(W/L2,…,W/Ln)にはVcc を印加し、選択された第１ビットライン(B/L1)には特定の読取電圧(Vread) を印加することにより、第１セルトランジスタ(C1)がオンされて第１ビットライン(B/L1)からソースライン(S/L) への電流の流れが感知されると、"1" と判読し、第１セルトランジスタ(C1)がオフされて電流の流れが感知されないと、"0" と判読する。
【００７５】
この際、選択されたプログラム補助プレートには0[V]又はVcc 以上の読取電圧(Vread) が印加される。
＜本実施の形態による不揮発性メモリ素子の特性値例＞
図１８Ａ乃至図１８Ｃは、本実施の形態による不揮発性メモリ素子の動作電圧及びセル電流を示したグラフである。
【００７６】
図１８Ａは、1[v]のスレショルド電圧を得るに必要なプログラム電圧をプログラム時間及びプログラム補助プレート(PA-plate)下部の絶縁膜の厚さにより示したものである。第１絶縁膜の厚さが30nmである時にセル結合比( γ) が0.78であり、他の３つの場合よりプログラム速度が一段と加速されることが分かる。
図１８Ｂは、-3[v] のスレショルド電圧を得るに必要な消去電圧をプログラム時間及びプログラム補助プレート下部の絶縁膜の厚さにより示したものである。消去動作時のセル結合比は(1−γpgm)であるので、プログラム補助プレートが半導体基板とフローティングゲート間の電圧差を増加させる。その結果、絶縁膜が30nmである時に消去電圧が従来に比べ150 倍以上増加されることが分かる。
【００７７】
図１８Ｃは、読取動作時プログラム補助プレートにVcc が印加される時、非選択されたワードラインに印加されるパス電圧(Vpass) によるセル電流を示したものである。プログラム補助プレートによる高い容量性結合比によりフローティングゲートに更に高いバイアス(bias)電圧が印加されることにより、セル電流が増加されることが分かる。従って、Vcc がプログラム動作と読取動作、両方におけるパス電圧(Vpass) として用いられ得る。
【００７８】
図１９は、本実施の形態のプログラム補助プレート(PA-plate)を具備する不揮発性メモリセルと従来の不揮発性メモリセルとの動作条件を示したものであり、従来のセルに比べてプログラム電圧(Vpgm)は17[V] から13[V] に、消去電圧(Verase)は19[V] から16[V] に、プログラム時のパス電圧(Vpass) は10[V] からVcc に、読取動作時のパス電圧(Vpass) は4.5[V]からVcc にそれぞれ著しく低くなったことが分かる。
【００７９】
尚、本発明の補助プレートはNAND型の不揮発性メモリ装置を含む全ての種類の不揮発性メモリ装置に適用できる。又、本発明は前記実施の形態に限られず、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能であることは明白である。
【００８０】
【発明の効果】
前述した本発明による不揮発性メモリ素子とその製造方法及びその駆動方法によると、ストリング選択トランジスタ及びソース選択トランジスタのソース／ドレイン370,380の上部及びゲート401,501,800の側壁及び上部、セルトランジスタのソース／ドレイン370,380の上部、フローティングゲート401の側壁、及びコントロールゲート501の上部と側壁に、所定の厚さを有する第１絶縁膜600,610及び/又は第２絶縁膜620により離隔されて、フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレート710を形成することにより、第１に、素子のプログラム/消去動作に影響を及ぼすセル結合比を増加させ得て、プログラム/ 消去電圧を著しく下げることができる。
【００８１】
第２に、セル構造が平面的なので工程が単純で後続の工程が容易である。第３に、プログラム補助プレートが比較的大きいライン／スペーサを有するのでフォトエッチング工程が容易である。第４に、選択トランジスタとワードライン間の段差が縮められて後続の工程が容易になり、導電性残留物の発生が防止されて、素子の電気的特性を向上させることができる。
【図面の簡単な説明】
【図１】 NAND型不揮発性メモリ素子において１つのストリングに対する平面図である。
【図２】図１に対する等価回路図である。
【図３Ａ】図１に示された不揮発性メモリ素子のセルトランジスタの平面図である。
【図３Ｂ】図３ＡのI-I'線による断面図である。
【図４】従来技術による不揮発性メモリ素子のレイアウトを示した平面図である。
【図５】前記図４のII-II'線による断面図である。
【図６】本発明の第１及び第２の実施の形態による不揮発性メモリ素子を製造するための平面図である。
【図７】前記図６に対する等価回路図である。
【図８Ａ】本発明の第１の実施の形態による不揮発性メモリ素子を示した断面図である。
【図８Ｂ】本発明の第１の実施の形態による不揮発性メモリ素子を示した断面図である。
【図９Ａ】本発明の第２の実施の形態による不揮発性メモリ素子を示した断面図である。
【図９Ｂ】本発明の第２の実施の形態による不揮発性メモリ素子を示した断面図である。
【図１０Ａ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１０Ｂ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１１Ａ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１１Ｂ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１２Ａ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１２Ｂ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１３Ａ】本発明の第２の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１３Ｂ】本発明の第２の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１４Ａ】本発明の第２の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１４Ｂ】本発明の第２の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１５】本発明の第３及び第４の実施の形態による不揮発性メモリ素子の製造するための平面図である。
【図１６Ａ】本発明の第３の実施の形態による不揮発性メモリ素子を示した断面図である。
【図１６Ｂ】本発明の第３の実施の形態による不揮発性メモリ素子を示した断面図である。
【図１７Ａ】本発明の第４の実施の形態による不揮発性メモリ素子を示した断面図である。
【図１７Ｂ】本発明の第４の実施の形態による不揮発性メモリ素子を示した断面図である。
【図１８Ａ】本実施の形態による不揮発性メモリ素子の動作電圧及びセル電流を示したグラフ図である。
【図１８Ｂ】本実施の形態による不揮発性メモリ素子の動作電圧及びセル電流を示したグラフ図である。
【図１８Ｃ】本実施の形態による非選択されたワードラインに印加されるパス電圧によるセル電流を示した図である。
【図１９】本実施の形態による不揮発性メモリ素子の動作条件を従来のセルの動作条件と比較して示したグラフ図である。
【発明の属する技術分野】
本発明は不揮発性メモリ素子とその製造方法及び駆動方法に係り、特にセルサイズを増加させずにセルの結合比を増加させて素子の動作速度を増加させ得る不揮発性メモリ素子とその製造方法及び駆動方法に関する。
【０００２】
【従来の技術】
NOR 型EEPROMは、１つのビットラインコンタクトとソースラインを２つのメモリセルが対向して共有し、１つのビットラインに複数のメモリセルが並列に連結されるように構成される。従って、高集積化が難しい反面、高速化が容易という長所を有している。
【０００３】
一方、NAND型構造は、１つのビットラインコンタクトとソースラインを２つのセルストリングが共有し、１つのセルストリングは複数のセルトランジスタがビットラインと直列に連結されるように構成される。従って、高集積化が有利な長所はあるが、セル電流が小さいので高速化に不利という短所がある。結局、NAND型メモリセルはNOR 型メモリセルに比べて集積度が高いので、メモリ素子の大容量化のためにはNAND型のメモリ素子が望ましい。
【０００４】
以下、NAND型不揮発性メモリ素子のストリング構造及び基本的な動作について、添付した図面を参照して詳細に説明する。
図１は、通常のNAND型不揮発性メモリ素子における１つのストリングに対するレイアウトを示した平面図であり、図２は、前記図１に対する等価回路図である。
【０００５】
図１及び図２を参照すると、NAND型不揮発性メモリ素子の各ストリングの構造は、所定の幅(x) と長さ(y) の乗算による面積のビットライン(B/L) 及びソースライン(S/L) 間に、ストリング選択トランジスタ(S1)と、複数のセルトランジスタ(C1,…,Cn)、及びソース選択トランジスタ(S2)が順次に直列連結されて構成されている。
【０００６】
図３Ａは、前記不揮発性メモリ素子の各ストリングを構成するセルトランジスタの（マスクパターンで表わした）平面図であり、図３Ｂは前記図３ＡのI-I'線による断面図である。
図３Ａにおいて、参照符号26は活性領域を形成するためのマスクパターンであり、24はコントロールゲートを形成するためのマスクパターンであり、22はフローティングゲートを形成するためのマスクパターンを表す。図３Ｂを参照すると、前記ストリング( 図１参照) 内で情報を蓄えるためのそれぞれのセルトランジスタ( 図１のC1，…,Cn)は、P 型の半導体基板30に層間絶縁膜を挟み順次に積層されて形成されたフローティングゲート32及びコントロールゲート34と、N 型のソース／ドレイン領域36とからなる。
【０００７】
以下、前記のような構造を有するNAND型不揮発性メモリ素子のプログラム(program) 、消去(erase) 、読取(read)動作について説明する。
プログラム動作とは、セルトランジスタのチャンネル領域からフローティングゲートに電荷をトンネルリングさせることにより、情報を蓄える動作を言う。
例えば、第１セルトランジスタ(C1)に情報を蓄える場合、ストリング選択トランジスタ(S1)のゲートにはVcc を印加してトランジスタをターンオンさせ、前記ソース選択トランジスタ(S2)のゲートには0[V]を印加することによりトランジスタをターンオフさせる。次に、前記第１セルトランジスタ(C1)のコントロールゲート( 図３Ｂの34) に所定のプログラム電圧(Vpgm)を印加してトンネルリングを誘発させる。従って、前記基板( 図３Ｂの30) のチャンネル領域からフローティングゲート( 図３Ｂの32) に電荷が移動して、前記第１セルトランジスタ(C1)のスレショルド電圧(Vth) が変化する。
【０００８】
一方、読取(read)動作とは、メモリセルの"on"又は"off" を判別する動作を言う。
例えば、第１セルトランジスタ(C1)に蓄えられている情報を読み取る場合は、ビットライン(B/L) を特定電圧(1〜Vcc)にて充電させる。そして、前記ストリング選択トランジスタ(S1)とソース選択トランジスタ(S2)及び非選択されたセルトランジスタ(C2,…,Cn)のコントロールゲートにはVcc を印加して、前記トランジスタをターンオンさせる。そして、前記選択された第１セルトランジスタ(C1)のコントロールゲートには、情報が蓄えられた"1" 状態のスレショルド電圧と情報が蓄えられていない"0" 状態のスレショルド電圧間の電圧(0[V])を印加する。その結果、前記第１セルトランジスタ(C1)がオンされて、ビットライン(B/L) からソースライン(S/L) への電流の流れが感知されると、前記第１セルトランジスタ(C1)の状態を"1" と判断する。反対に、前記第１セルトランジスタ(C1)がオフされてビットライン(B/L) からソースライン(S/L) への電流の流れが感知されないと、前記第１セルトランジスタ(C1)の状態を"0" と判断する。
【０００９】
一方、消去動作とは、フローティングゲートから基板のチャンネル領域に電荷をトンネルリングさせることにより、セルに蓄えられていた情報を消去する動作を言う。
例えば、第１セルトランジスタ(C1)に蓄えられていた情報を消去する場合は、ビットライン(B/L) 、ソースライン(S/L) 、ストリング選択トランジスタ(S1)、及びソース選択トランジスタ(S2)を浮遊状態にする。そして、選択されたブロックのすべてのワードラインには0[V]を印加する。そして、基板( 図３Ｂの30) には消去電圧(Verase)を印加して、フローティングゲート( 図３Ｂの32) から基板( 図３Ｂの30) にトンネルリングを誘発することにより、フローティングゲート( 図３Ｂの32) 内の電荷が基板( 図３Ｂの30) に移動してスレショルド電圧が変化するようにする。
【００１０】
前記不揮発性メモリ素子の動作において、F-N トンネルリングを誘発してプログラム又は消去動作を行うためには、20[V] 程度の高電圧が要求される。このプログラム又は消去を行うための高電圧を供給するためにはチャージポンピング回路が必要となり、これによりチップのサイズが増加し、電力消耗が増加することとなる。従って、不揮発性メモリ素子を高集積化するためには、消去とプログラムの効率を増加させてプログラム/ 消去電圧を下げることが大切となる。
【００１１】
そこで、不揮発性メモリ素子の信頼性を低下させずに素子の動作特性を向上させるために、コントロールゲートとフローティングゲートとの間に積層されている層間絶縁膜によるキャパシタンスを増加させて、プログラム/ 消去電圧を下げることが行われる。この層間絶縁膜によるキャパシタンスを増加させる方法としては、層間絶縁膜の厚さを縮める方法と、コントロールゲートとフローティングゲートとの接触面積を増加させる方法とがある。このうち、層間絶縁膜の厚さを縮める方法は、不揮発性メモリ素子のデータ保有特性の低下や、プログラム/ 消去時の層間絶縁膜の絶縁破壊や、工程上の難点等を招くので、現在はコントロールゲートとフローティングゲートとの間の接触面積を拡大する方法が選ばれつつある。
【００１２】
以下、従来の一方法によるNAND型不揮発性メモリ素子の層間絶縁膜によるキャパシタンスについて、添付した図面に基づき説明する。
図４は、従来技術による不揮発性メモリ素子のレイアウトを示す（マスクパターンで表わした）平面図である。これは、"IEDM tech. Dig. 1994. pp61-64" を参照したものであり、高集積化を図りながら層間絶縁膜によるキャパシタンスを増加させる方法を提案している。
【００１３】
参照符号40は活性領域を限定するマスクパターンを、42はフローティングゲートを形成するためのマスクパターンを、44はコントロールゲートを形成するためのマスクパターンを、そして46はビットラインコンタクトを形成するためのマスクパターンをそれぞれ表す。
図３Ａの平面図と比較する時、フローティングゲートを形成するためのマスクパターン42は活性領域を限定するためのマスクパターン40に完全に重なっている。即ち、これはフローティングゲートが活性領域に自己整合されて形成されることを意味する。よって、高集積化が達成され得る。
【００１４】
図５は前記図４のII-II'線による断面図であり、50は半導体基板を、52はフローティングゲートを、54は層間絶縁膜を、56はコントロールゲートを、58は素子分離膜をそれぞれ表す。
前記従来の不揮発性メモリ素子は、フローティングゲートとコントロールゲート間の層間絶縁膜の面積が、セルトランジスタの活性領域の幅のみにより制限される。かつ、素子分離領域の上部にはフローティングゲートが形成されない。従って、層間絶縁膜によるキャパシタンスが下がり、高いプログラム/ 消去電圧が必要であるという短所は、十分には解決されていない。
【００１５】
前記のような問題を解決するため、フローティングゲート( 図５の52) の厚さを増加させることにより、フローティングゲートの側壁に形成される層間絶縁膜( 図５の54) の厚さを増加させることができる。ところが、この場合には後続する工程のメモリ素子のワードラインパターニング工程でコントロールゲート( 図５の56) 、層間絶縁膜、フローティングゲートを同時にパターニングする時、厚いフローティングゲートの側壁にも厚い層間絶縁膜が形成されているので、セルトランジスタのソース／ドレイン領域でのフローティングゲートをエッチングし難いという問題が発生する。
【００１６】
【発明が解決しようとする課題】
本発明は、前述した従来の問題点を解決するために案出されたものであり、セルの結合比を増加させて素子のプログラム及び消去電圧を減少させると同時に、製造工程を容易にした構造を有する不揮発性メモリ素子を提供することを目的とする。
【００１７】
本発明の他の目的は、前記不揮発性メモリ素子の適切な製造方法を提供することにある。
本発明の更に他の目的は、前記不揮発性メモリ素子の動作を正確に行うための駆動方法を提供することにある。
【００２１】
【課題を解決するための手段】
前記目的を達成するために、本発明による不揮発性メモリ素子は、ストリング選択トラ
ンジスタと、複数のセルトランジスタと、ソース選択トランジスタとがビットラインコン
タクトとソースラインとの間に直列で連結されてストリングをなし、該ストリングが同一
方向に配列されたストリングブロックが二次元的に配列されてプログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成され、前記複数のセルトランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成される不揮発性メモリ素子において、前記各ストリングのストリング選択トランジスタのゲートを連結するストリング選択ラインと、前記セルトランジスタのコントロールゲートをそれぞれ水平単位で連結する複数本のワードラインと、前記各ストリングのソース選択トランジスタのゲートを連結するソース選択ラインと、前記各ストリングを構成する、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に、所定の厚さを有する第１絶縁膜により離隔されて形成され、複数のワードライン単位で独立したブロックを形成するプログラム補助プレートであって、前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートと、を具備することを特徴とする。
【００２２】
本発明において、前記プログラム補助プレートは、ポリシリコン又はポリシリコン上にシリサイドの積層されたポリサイドからなることが望ましい。そして、前記第１絶縁膜は、酸化膜、窒化膜、酸窒化膜及び前記膜のうち２つ以上の膜が積層されてなる複合膜のうちの何れか１つであり、前記コントロールゲート上部の第１絶縁膜が前記ソース／ドレインの上部及びフローティングゲートの側壁に形成された第１絶縁膜より厚いことが望ましい。そして、前記ソース／ドレインはLDD構造であり、前記フローティングゲート及びコントロールゲートの側壁にはスペーサ状の第２絶縁膜が更に形成されていることが望ましい。また、前記複数のセルトランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、前記フローティングゲートとコントロールゲートとの間に形成された層間絶縁膜と、前記トンネル酸化膜の下の前記半導体基板に形成され、チャンネル領域により分離されたソース／ドレインとを有し、前記ストリング選択トランジスタ及び前記ソース選択トランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたゲートであって、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、前記フローティングゲートとコントロールゲートとの間に形成された層間絶縁膜と、前記層間絶縁膜に形成されて前記フローティングゲートとコントロールゲートとを電気的に接続するコンタクトプラグとからなるゲートと、前記トンネル酸化膜の下の前記半導体基板に形成され、チャンネル領域により分離されたソース／ドレインとを有する。
【００２３】
又、前記他の目的を達成するために、本発明による不揮発性メモリ素子の製造方法は、ストリング選択トランジスタと、複数のセルトランジスタと、ソース選択トランジスタとがビットラインコンタクトとソースラインとの間に直列で連結されてストリングをなし、該ストリングが同一方向に配列されてストリングブロックをなし、該ストリングブロックが二次元的に配列されプログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成され、前記複数のセルトランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成されている不揮発性メモリ素子の製造方法において、第１導電型の半導体基板に第２導電型のウェル及び第１導電型のウェルを順番に形成する工程と、前記半導体基板に素子分離膜を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にフローティングゲートと、層間絶縁膜により前記フローティングゲートと分離されたコントロールゲートをそれぞれ形成する工程と、前記半導体基板にソース／ドレインを形成する工程と、前記半導体基板の全面に第１絶縁膜を形成する工程と、第１絶縁膜の形成された半導体基板の全面に導電物質を蒸着した後、パターニングして前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートを形成する工程であって、前記プログラム補助プレートが、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に形成されるようにパターニングされる工程と、を含むことを特徴とする。
【００２４】
本発明による不揮発性メモリ素子の製造方法において、前記プログラム補助プレートは、ポリシリコン又はポロシリコン上にシリサイドを積層して形成することが望ましい。そして、前記ソース／ドレインを形成する工程で、第２導電型の不純物イオンを２×１０13〜１×１０15イオン/cm2のドーズと、40KeV 〜60KeVのエネルギーで注入することが望ましい。そして、前記第１絶縁膜は、酸化膜、窒化膜、酸窒化膜及び前記膜のうち２つ以上の膜が積層されてなる複合膜のうちの何れか１つから形成することが望ましい。
【００２５】
又、前記他の目的を達成するために、本発明による不揮発性メモリ素子の他の製造方法は、ストリング選択トランジスタと、複数のセルトランジスタと、ソース選択トランジスタとがビットラインコンタクトとソースラインとの間に直列で連結されストリングをなし、該ストリングが同一方向に配列されてストリングブロックをなし、該ストリングブロックが二次元的に配列されプログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成され、前記複数のセルトランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成されている不揮発性メモリ素子の製造方法において、第１導電型の半導体基板に第２導電型のウェル及び第１導電型のウェルを順番に形成する工程と、前記半導体基板に素子分離膜を形成する工程と、前記半導体基板上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上にフローティングゲートと、層間絶縁膜により前記フローティングゲートと分離されたコントロールゲートをそれぞれ形成する工程と、前記半導体基板に不純物を低濃度で注入して低濃度のソース／ドレインを形成する工程と、前記フローティングゲート、層間絶縁膜及びコントロールゲートの側壁にスペーサ状の第１絶縁膜を形成する工程と、前記半導体基板に不純物イオンを高濃度で注入して高濃度のソース／ドレインを形成する工程と、前記半導体基板の全面に第２絶縁膜を形成する工程と、前記第２絶縁膜の形成された半導体基板の全面に導電物質を蒸着した後、パターニングして前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートを形成する工程であって、前記プログラム補助プレートが、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に形成されるようにパターニングされる工程と、を含むことを特徴とする。
【００２６】
本発明において、前記低濃度のソース／ドレインを形成する工程では、第２導電型の不純物イオンを２×１０13〜１×１０14イオン/cm2のドーズと、40KeV 〜60KeVのエネルギーで注入し、前記高濃度のソース／ドレインを形成する工程では、第２導電型の不純物イオンを１×１０14〜５×１０15イオン/ cm2のドーズと、40KeV 〜60KeVのエネルギーで注入することが望ましい。そして、前記第１絶縁膜及び第２絶縁膜は、酸化膜、窒化膜、酸窒化膜及び前記膜のうち２つ以上の膜が積層されてなる複合膜のうち何れか１つから形成されることが望ましい。
【００２９】
又、前記他の目的を達成するために、本発明による不揮発性メモリ素子の駆動方法は、ストリング選択トランジスタと、複数のセルトランジスタと、ソース選択トランジスタとがビットラインコンタクトとソースラインとの間に直列で連結されて構成される複数のストリングと、前記ストリングのストリング選択トランジスタのゲートを連結するストリング選択ラインと、前記ストリングを構成するセルトランジスタのコントロールゲートをそれぞれ水平単位で連結する複数本のワードラインと、前記ストリングのソース選択トランジスタのゲートを連結するソース選択ラインと、前記ストリングを構成する、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に、所定の厚さを有する第１絶縁膜により離隔され、複数のワードライン単位で独立したブロックを形成するプログラム補助プレートであって、前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートとから構成されるストリングブロックが二次元的に配列され前記複数のセルトランジスタは、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成され、前記プログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成された不揮発性メモリ素子の駆動方法であって、プログラム動作時に、プログラム補助プレートには選択されたワードラインと等電位を印加することを特徴とする。前記プログラム動作時に、選択されたプログラム補助プレートにはVcc以上で、フローティングゲートにファウラ−ノドハイム(Fowler-Nordheim)トンネルリングが起こり得る電圧が印加され、消去動作時には選択されたプログラム補助プレートに0[V]が印加され、読取動作時には選択されたプログラム補助プレートに0[V]又はVccが印加されることが望ましい。
【００３０】
本発明によると、素子のプログラム/ 消去動作に影響を及ぼす容量性結合比を増加させ得て、プログラム/ 消去電圧を著しく下げることができる。かつ、セル構造が平面的なので工程が単純で、プログラム補助プレートがより大きいライン／スペーサを有するので、写真エッチング工程が容易になる。
更に、セルトランジスタのみならずストリング選択トランジスタ及びソース選択トランジスタの上部にもプログラム補助プログラムを形成する場合、選択トランジスタとワードライン間の段差が縮められて、後続の工程が容易になり、導電性残留物の発生が防止されて電気的特性を向上させることができる。
【００３１】
【発明の実施の形態】
以下、本発明の実施の形態を添付した図面に基づき更に詳細に説明する。
＜第１及び第２の実施の形態による不揮発性メモリ素子の構造例＞
図６は、本発明の第１及び第２の実施の形態による不揮発性メモリ素子を製造するための（マスクパターンで表わした）平面図である。
【００３２】
縦方向の長方形状に限定された領域は、素子の形成される活性領域を限定するためのマスクパターン(P1)を表わし、前記マスクパターン(P1)と重なり縦方向の長方形状に限定された領域は、ビットラインを形成するためのマスクパターン(P2)を表わし、横方向の長方形状に限定された領域は、コントロールゲートを形成するためのマスクパターン(P3)を表わし、前記マスクパターン(P3)の内部の斜線にて示された領域は、フローティングゲートを形成するためのマスクパターン(P4)を表わし、内部に“Ｘ”が示された領域は、ビットラインコンタクトを形成するためのマスクパターン(P5)を表わし、そして参照符号(P6)はプログラム補助プレートを形成するためのマスクパターンを表わしている。
【００３３】
図６によると、活性領域によりメモリセルの形成される領域と素子分離領域とが決まり、前記活性領域と垂直にワードラインと選択ラインとが形成される。前記ワードラインは各セル毎に１つのフローティングゲートを有するように構成され、このワードラインは複数本からなる。各活性領域はビットラインコンタクトを通してビットラインと選択ライン( ストリング選択ライン) 間に電気的に連結されるように構成されている。
【００３４】
そして、前記ストリング選択トランジスタ(S1,S1')とソース選択トランジスタ(S2,S2')間のセルトランジスタ上部には、長方形のプログラム補助プレート(PA)が設けられている。前記プログラム補助プレート(PA)は複数本のワードライン単位で独立したブロックを形成する。即ち、ワードラインの方向には各ブロックを構成する複数のストリングにかけて延長されて形成され、ビットライン方向には各ブロック単位で限定されて形成される。
【００３５】
図７は、図６に示された平面図に対する等価回路図であり、多数のストリングが同一な方向に二次元的に配列されてメモリセルをなしている。
前記各ストリング60,70 は、ビットライン(B/L) とソースライン(S/L) 間に、ストリング選択トランジスタ(S1,S1')、多数のセルトランジスタ(C1,…,Cn,C1',…,Cn') 、及びソース選択トランジスタ(S2,S2')が直列で連結されて構成される。
【００３６】
前記ストリング選択トランジスタ(S1,S1')のゲートはストリング選択ライン(SSL1)により連結され、前記セルトランジスタ(C1,…,Cn,C1',…,Cn') のコントロールゲートはそれぞれ多数のワードライン(W/L1,…,W/Ln)により連結され、前記ソース選択トランジスタ(S2,S2')のゲートはソース選択ライン(SSL2)により連結される。
【００３７】
前記セルトランジスタ(C1,…,Cn,C1',…,Cn') のフローティングゲートとプログラム補助プレート(PA)間には、フローティングゲートとプログラム補助プレートとを両電極とするキャパシタ(Cfpa)が形成され、前記セルトランジスタ(C1,…,Cn,C1',…,Cn') のソース／ドレインとプログラム補助プレート(PA)間には、ソース／ドレインとプログラム補助プレートを両電極とするキャパシタ(Cspa,Cdpa) が形成される。
【００３８】
従って、プログラム補助プレートにより形成されるキャパシタ(Cfpa 及びCspa/Cdpa)により、メモリ素子のプログラム/ 消去動作に影響を及ぼす容量性結合比が著しく増加して、素子のプログラム/ 消去電圧を減少させることができる。
図８Ａ及び図８Ｂは、本発明の第１の実施の形態による不揮発性メモリ素子を示した断面図であり、図８Ａは図６のIII-III'線による断面図であり、図８ＢはIV-IV'線による断面図である。
【００３９】
参照符号101 はP 型の半導体基板、107 はN-ウェル、201 はP-ウェル、301 は半導体基板を活性領域と非活性領域とに分けるためのフィールド酸化膜、350 はゲート酸化膜を、370 はソース／ドレイン領域、401 はフローティングゲート、450 は層間絶縁膜、501 はコントロールゲート、600 は第１絶縁膜、700 はプログラム補助プレートを、それぞれ表す。
【００４０】
前記断面図によると、P 型( 又はN 型) の半導体基板101 上に、電子を注入し得るフローティングゲート401 と、所定厚さの層間絶縁膜450 を挟みコントロールゲート501 が順次に積層されており、前記ゲート両側の半導体基板にはN+型( 又はP+型) のソース／ドレイン370 が形成されている。そして、前記ソース／ドレイン370 の上部、フローティングゲート401 の側壁、及びコントロールゲート501 の上部と側壁には、所定の厚さを有する第１絶縁膜600 により離隔されたプログラム補助プレート700 が形成されている。前記プログラム補助プレート700 は、ポリシリコン又はポリシリコン上にシリサイドの積層されたポリサイド構造により形成される。尚、ストリング選択トランジスタとソース選択トランジスタの層間絶縁膜450 中に示された参照番号800 は、層間絶縁膜450 を形成した後にエッチングにより形成されるコンタクトホールであって、その後の工程でコントロールゲート501 が形成される際にコントロールゲート501 とフローティングゲート401 とを電気的に接触させて、ストリング選択トランジスタとソース選択トランジスタをノーマルトランジスタとするためのものである。
【００４１】
前記プログラム補助プレート700 の下部に積層された前記第１絶縁膜600 は、前記ソース／ドレイン370 、フローティングゲート401 及びコントロールゲート501 と、前記プログラム補助プレート700 とを電気的に分離させながら、所定の誘電率を有する誘電体層の役割を果す。前記第１絶縁膜600 は、酸化膜、窒化膜、酸窒化膜、又はこれらの複合膜、例えば酸化膜/ 窒化膜/ 酸化膜に積層されたONO 構造のうちの何れか１つからなる。
【００４２】
図９Ａ及び図９Ｂは、本発明の第２の実施の形態による不揮発性メモリ素子を示した断面図であり、ソース／ドレインがLDD 構造をなしており、フローティングゲート及びコントロールゲートのスペーサが形成されている。
図８Ａ及び図８Ｂと相異なる部分だけを説明すると、参照符号380 はLDD 型ソース／ドレインの低濃度のソース／ドレイン、390 は高濃度のソース／ドレイン、610 はフローティングゲート401 及びコントロールゲート501 の側壁に形成されたスペーサ状の第１絶縁膜、620 は第２絶縁膜を表す。
【００４３】
前記第１絶縁膜610 及び第２絶縁膜620 は、酸化膜、窒化膜、酸窒化膜、又はこれらの複合膜、例えば酸化膜/ 窒化膜/ 酸化膜に積層されたONO 構造のうちの何れか１つから形成される。尚、第１及び第２絶縁膜は全部同一な物質から形成されることもでき、相異なる物質から形成されることもできる。
＜第１及び第２の実施の形態による不揮発性メモリ素子の製造工程例＞
図１０Ａ乃至図１２Ａ、図１０Ｂ乃至図１２Ｂは、本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するために、各工程を順に示した断面図であり、各図のＡは図６のIII-III'線による断面図であり、各図のＢはIV-IV'線による断面図である。
【００４４】
図１０Ａ及び図１０Ｂは、フィールド酸化膜301 及びゲート酸化膜350 を形成する工程を示している。
この工程は、第１導電型の半導体基板101 に第２導電型のウェル107 を形成する工程、前記第２導電型のウェル107 上部の半導体基板に第１導電型のウェル201 を形成する工程、前記第１及び第２導電型のウェルが形成されている前記半導体基板の表面に素子間の電気的分離のためのフィールド酸化膜301 を形成する工程、及びフィールド酸化膜の形成された結果物上にゲート酸化膜350 を形成する工程により施される。
【００４５】
詳しくは、例えば、P 型の半導体基板101 の周辺回路部及びセル配列部の所定領域に、通常のフォトエッチング工程及びイオン注入技術を用いてN 型の不純物を注入した後、高温で熱処理して所望する深さまで拡散させることにより、N-ウェル107 を形成する。次いで、前記N-ウェル107 の形成工程と同様な方法にて半導体基板の周辺回路部及びセル配列部の所定領域に、P-ウェル201 を形成する。
【００４６】
次いで、通常の素子分離工程、例えば選択的酸化方法(LOCOS) により素子間の電気的分離のためのフィールド酸化膜301 を形成した後、その結果物の全面に薄い熱酸化膜を成長させてゲート酸化膜350 を形成する。
図１１Ａ及び図１１Ｂは、フローティングゲート401 、層間絶縁膜450 、及びコントロールゲート501 を形成する工程を示している。
【００４７】
この工程は、ゲート酸化膜350 の形成された前記結果物上に電子を蓄えるためのフローティングゲート401 を形成する工程、前記フローティングゲート上に所定の厚さを有する層間絶縁膜450 を形成する工程、及び前記層間絶縁膜上にコントロールゲート501 を形成する工程により施される。
詳しくは、ゲート酸化膜350 の形成された前記結果物上にゲート電極を形成するための導電物質、例えば不純物のドーピングされたポリシリコンを蒸着した後、フローティングゲートを形成するためのマスクパターン( 図６の参照符号P4) を用いたフォトエッチング工程にて前記ポリシリコンをパターニングすることにより、フローティングゲート401 を形成する。次いで、フローティングゲート401 の形成された前記結果物上に、例えば酸化膜/ 窒化膜/ 酸化膜を順番に積層してONO 構造の層間絶縁膜450 を形成する。前記層間絶縁膜450 はフローティングゲート401 とコントロールゲート501 とを絶縁させ、所定の静電容量を有する誘電体の役割を果たす。
【００４８】
次に、前記層間絶縁膜450 の形成された結果物上に、例えば不純物のドーピングされたポリシリコン、又はドーピングされたポリシリコンとシリサイドが順次に積層されたポリサイド構造の導電層を形成した後、コントロールゲートを形成するためのマスクパターン( 図６のP3) を用いて前記導電層をパターニングすることにより、セルトランジスタのコントロールゲート501 になるワードラインを形成する。
【００４９】
前記ワードラインの形成時に、ワードライン方向の層間絶縁膜及びフローティングゲートも同時にパターニングされる。この際、通常のフォトレジストをマスクとして用いると、セル間の間隔が狭すぎてゲートの形成された領域とソース／ドレインの形成された領域間に大きい段差が形成されて微細パターニングが不可能になる。即ち、コントロールゲートを形成するための導電層が蒸着された状態で、結果物の全面に酸化膜を所定の厚さで積層した後、前記酸化膜を図６のマスクパターン(P3)を用いて通常のフォトエッチング工程にてパターニングする。次に、パターニングされた酸化膜をマスクとしてコントロールゲート、層間絶縁膜、及びフローティングゲートをパターニングする。このようにすると、酸化膜をパターニングできるくらいにフォトレジストの厚さを薄くできるので、段差による微細パターニング問題を解決することができる。この際、用いられた酸化膜マスクは取り除かず、後続の工程で形成されるプログラム補助プレートとコントロールゲートとを分離させる絶縁膜として用いられ得る。
【００５０】
図１２Ａ及び図１２Ｂは、ソース／ドレイン370 、第１絶縁膜600 、及びプログラム補助プレート700 を形成する工程を示している。
この工程は、ワードラインの形成された半導体基板に不純物を注入してソース／ドレイン370 を形成する工程、その結果物上に絶縁物質を蒸着して第１絶縁膜600 を形成する工程、及び結果物上に導電物質を蒸着した後パターニングしてプログラム補助プレート700 を形成する工程により施される。
【００５１】
詳しくは、前記半導体基板にN 型の不純物、例えば砒素(As)又は燐(P) を２×１０13〜１×１０15イオン/cm2のドーズと、40KeV 〜60KeV のエネルギーで注入してトランジスタのソース／ドレイン370 を形成する。
次に、前記第１絶縁膜600 は、酸化膜、窒化膜、又は酸窒化膜の単一膜から形成したり、前記膜が多層に積層された複合膜、例えば酸化膜/ 窒化膜/ 酸化膜を順次に積層してONO 構造に形成することができる。
【００５２】
次に、前記プログラム補助プレート700 は、不純物のドーピングされたポリシリコン又はドーピングされたポリシリコン上にシリサイドの積層されたポリサイド構造に形成した後、図６のマスクパターン(P6)を用いてパターニングする。
前記工程以後、層間絶縁膜にて高温酸化膜(HTO) とホウ素−燐を含むシリコン膜を順番に積層した後、平坦化工程を施す。次に、図６のビットラインコンタクトを形成するためのマスクパターン(P5)を用いたフォトエッチング工程を行い、半導体基板の活性領域とビットラインとを連結するためのビットラインコンタクト( 図示せず) を形成した後、その上に導電物質を蒸着して、図６のビットラインを形成するためのマスクパターン(P2)を用いたフォトエッチング工程を施して導電膜をパターニングすることにより、ビットライン( 図示せず) を形成する。次に、配線形成工程及び保護膜形成工程を施す。
【００５３】
図１３Ａ乃至図１４Ｂは、図９Ａ及び図９Ｂに示された本発明の第２の実施の形態による不揮発性メモリ素子を製造する方法を説明するための断面図である。ワードラインを形成する工程までは、本発明の第１の実施の形態( 図１０Ａ乃至図１１Ｂ) と同様に施されるので、この部分の説明は省略することにする。かつ、図１０Ａ乃至図１１Ｂと同一な部分に対しては同一部材を用いることにする。
【００５４】
図１３Ａ及び図１３Ｂは、低濃度及び高濃度のソース／ドレインを形成する工程を示す。
この工程は、コントロールゲートの形成された半導体基板に不純物を注入して低濃度のソース／ドレイン380 を形成する工程、前記フローティングゲート401 及びコントロールゲート501 の側壁に第１絶縁膜610 を形成する工程及び前期半導体基板に不純物を高濃度で注入することにより高濃度のソース／ドレイン390 を形成する工程により施される。
【００５５】
詳しくは、前記低濃度のソース／ドレイン380 は、本発明の第１の実施の形態と同様な方法にてコントロールゲートまで形成した後、半導体基板に基板と反対の導電型の不純物、例えばP 型の半導体である場合、砒素(As)又は燐(P) のようなN 型の不純物イオンを２×１０13〜１×１０14イオン/cm2のドーズと、40KeV 〜60KeV のエネルギーで注入することにより形成される。
【００５６】
次に、低濃度のソース／ドレイン380 の形成された結果物上に絶縁膜、例えば酸化膜、窒化膜、酸窒化膜又は酸化膜と窒化膜との複合膜を積層した後、エッチバックすることにより、前記フローティングゲート401 及びコントロールゲート501 の側壁にスペーサ状の第１絶縁膜610 を形成する。次いで、前記半導体基板に第２導電型の不純物、例えば砒素(As)又は燐(P) のようなN 型不純物イオンを高濃度、例えば１×１０14〜５×１０15イオン/cm2のドーズと、40KeV 〜60KeV のエネルギーで注入することにより、高濃度のソース／ドレイン390 を形成する。
【００５７】
図１４Ａ及び図１４Ｂは、第２絶縁膜620 及びプログラム補助プレート700 を形成する工程を示している。
詳しくは、前記結果物上に酸化膜、窒化膜、酸窒化膜又は酸化膜と窒化膜の複合膜(NO 又はONO 構造) を蒸着させたり、熱的に成長させて第２絶縁膜620 を形成する。次に、第２絶縁膜620 の形成された結果物上に、例えば不純物のドーピングされたポリシリコンを積層したり、ポリシリコン上にシリサイドを積層して導電層を形成した後パターニングして、セルトランジスタのソース／ドレイン380,390 の上部、フローティングゲート401 の側壁、及びコントロールゲート501 の上部と側壁に、所定の厚さを有する第１絶縁膜610 及び/ 又は第２絶縁膜620 により離隔されたプログラム補助プレート700 を形成する。
【００５８】
前記工程以後、本発明の第１の実施の形態と同様な方法にて通常の層間絶縁膜、配線及び保護膜形成工程を施す。
本発明の第１及び第２の実施の形態による不揮発性メモリ素子及びその製造方法によると、素子のプログラム/ 消去動作に影響を及ぼすセルの容量性結合比を増加させることができて、プログラム/ 消去電圧を著しく下げることができる。かつ、プログラム補助プレートが比較的大きいライン／スペーサを有するので、フォトエッチング工程が容易になる長所がある。
【００５９】
前述した本発明の第１及び第２の実施の形態では、セルトランジスタにプログラム補助プレートを形成するために、コントロールゲートまで形成された基板上にポリシリコンを全体的に蒸着した後、蒸着されたポリシリコン膜をパターニングするようになるが、このパターニング工程は通常乾式エッチング工程により行われる。しかしながら、この際には、セルトランジスタと選択トランジスタ間の高い段差により、ストリング選択ラインと１番目のワードライン間、そしてソース選択ラインと最後のワードライン間のポリシリコンが完全に取り除かれず残留する問題点がある。この残留物を完全に取り除くためにエッチング時間を延ばすと、予めエッチングされた部分では基板が損なわれる問題が発生する。本発明の第３及び第４の実施の形態では、このような第１及び第２の実施の形態での工程上の難点を解決し得る方法を提案する。
【００６０】
＜第３及び第４の実施の形態による不揮発性メモリ素子の構造例＞
図１５は、本発明の第３及び第４実施の形態による不揮発性メモリ素子を製造するための（マスクパターンを表わした）平面図であり、図６と同一の参照符号は同一部材を示す。
P1は素子の形成される活性領域を限定するためのマスクパターンを表わし、P2はビットラインを形成するためのマスクパターンを表わし、P3はコントロールゲートを形成するためのマスクパターンを表わし、P4はフローティングゲートを形成するためのマスクパターンを表わし、P5はビットラインコンタクトを形成するためのマスクパターンを表わし、P7はプログラム補助プレートを形成するためのマスクパターンを表わしている。
【００６１】
図示されたように、図６の平面図に比べプログラム補助プレート(P4)がセルトランジスタ(C1,…,Cn,C1',…,Cn') の上部は勿論、ストリング選択トランジスタ(S1,S1')とソース選択トランジスタ(S2,S2')の上部にも形成されている。
図１６Ａ及び図１６Ｂは、本発明の第３の実施の形態による不揮発性メモリ素子を示した断面図であり、図１６Ａは図１５のＶ−Ｖ' 線による断面図であり、図１６ＢはVI-VI'線による断面図である。図８Ａ及び図８Ｂと同一な部分に対しては同一部材を用いた。
【００６２】
図面参照符号101 はP 型の半導体基板、107 はN-ウェル、201 はP-ウェル、301 は半導体基板を活性領域と非活性領域とに分けるためのフィールド酸化膜、350 はゲート酸化膜、370 はソース／ドレイン領域、401 はフローティングゲート、450 は層間絶縁膜、501 はコントロールゲート、600 は第１絶縁膜、710 はプログラム補助プレートを、それぞれ示す。
【００６３】
図示されたように、プログラム補助プレート710 が、セルトランジスタの上部のみならず、ストリングの両側先端に形成されたストリング選択トランジスタ及びソース選択トランジスタの上部にも形成されている。
図１７Ａ及び図１７Ｂは、本発明の第４の実施の形態による不揮発性メモリ素子を示した断面図であり、図１７Ａは図１５のＶ−Ｖ' 線による断面図であり、図１７ＢはVI-VI'線による断面図である。図９Ａ及び図９Ｂと同一な部分に対しては同一部材を用いた。
【００６４】
図１６Ａ及び図１６Ｂと同様に、プログラム補助プレート710 がセルトランジスタの上部のみならず、ストリングの両側先端に形成されたストリング選択トランジスタ及びソース選択トランジスタの上部にも形成されている。
そして、前記ストリング選択トランジスタ、セルトランジスタ、及びソース選択トランジスタのソース／ドレイン380,390 は、LDD 構造から形成されており、フローティングゲート及びコントロールゲートの側壁には、第１絶縁膜610 ががスペーサ状に形成されている。
【００６５】
＜第３及び第４の実施の形態による不揮発性メモリ素子の製造工程例＞
本発明の第３及び第４の実施の形態による不揮発性メモリ素子を製造する方法は、プログラム補助プレート710 のパターニング時に選択トランジスタの上部にも補助プレートが形成されるようにパターニングする他は、第１および第２の実施の形態の製造方法と同様なので、それについての説明を省略することにする。
【００６６】
本発明の第３及び第４の実施の形態による不揮発性メモリ素子及びその製造方法によると、セルの結合比を増加させてプログラム及び消去電圧を減少させ得ることは勿論、選択トランジスタとセルトランジスタ間の段差による導電性残留物の発生を防止することができて、素子の電気的特性が更に向上される。
＜本実施の形態による不揮発性メモリ素子の動作例＞
以下、図６及び図１５の平面図及び図７の等価回路を参照して、本実施の形態による不揮発性メモリ素子の動作について説明することにする。
【００６７】
本発明の第１乃至第４の実施の形態による不揮発性メモリ素子の駆動方法において、プログラム動作時、プログラム補助プレート(P4)には選択されたワードラインと同様な条件のバイアス電圧を印加することを特徴とする。
▲１▼プログラム動作
プログラム動作時にはまず、選択されたビットライン(B/L) には0[V]を印加し、非選択されたビットラインにはVcc を印加し、選択されたワードライン及び選択されたプログラム補助プレートにはセルトランジスタのチャンネルからフローティングゲートにF-N トンネルリングが発生するようにする所定のプログラム電圧(Vpgm:普通12V 〜16V)を印加することにより、プログラム動作を行う。かつ、非選択されたワードライン及びストリング選択ライン(SSF1)には、選択又は非選択されたビットラインに印加された電圧がセルトランジスタのチャンネルに伝達されるようにVcc を印加し、ソースライン(S/L) にはVcc 又は0[V]を印加し、ソース選択ライン(SSL2)、基板、N 型ウェル及びP 型ウェルにはすべて0[V]を印加する。
【００６８】
例えば、第１ストリング60の第１セルトランジスタ(C1)に情報を蓄える場合は、選択された第１ストリング60のビットライン(B/L1)には0[V]を印加した後、ストリング選択ライン(SSL1)にVcc を印加してストリング選択トランジスタ(S1)をオンさせ、ソース選択ライン(SSL2)に0[V]を印加して前記ソース選択トランジスタ(S2)をオフさせる。
【００６９】
次に、選択された第１ワードライン(W/L1)を通して、第１セルトランジスタ(C1)のコントロールゲートにプログラム電圧(Vpgm:12〜16[V])を印加し、選択された第１プログラム補助プレート(PA1) にも第１ワードライン(W/L1)と同様のプログラム電圧(Vpgm)を印加することにより、前記第１セルトランジスタ(C1)のチャンネル領域からフローティングゲートに電子が移動するようにF-N トンネルリングを誘発させる。
【００７０】
一方、非選択されたワードライン(W/L2,…,W/Ln)には、選択又は非選択されたビットラインに印加された電圧が非選択されたセルトランジスタ(C2,…,Cn)のチャンネルに伝達されるようにVcc 電圧が印加される。そして、半導体基板( 図８Ａ及び図１６Ａの101)、N 型ウェル( 図８Ａ及び図１６Ａの107)、及びP 型ウェル( 図８Ａ及び図１６Ａの201)には全部0[V]を印加する。
【００７１】
▲２▼消去動作
消去動作には、選択されたワードライン及び選択されたプログラム補助プレートには0[V]を印加し、非選択されたワードライン及びストリング選択ライン(SSF1)とソース選択ライン(SSL2)とは浮遊させ、フローティングゲートからP 型ウェルにF-N トンネルリングが起こるように、N 型ウェル及びP 型ウェルと半導体基板には消去電圧(Verase:14〜16V)を印加する。
【００７２】
例えば、第１ストリング60の第１セルトランジスタ(C1)に蓄えられた情報を除去する場合は、前記選択された第１セルトランジスタ(C1)が連結される第１ワードライン(W/L1)及びプログラム補助プレート(P4)には0[V]を印加し、非選択されたワードライン(W/L2,…,W/Ln)、ストリング選択ライン(SSL1)及びソース選択ライン(SSL2)は浮遊させ、半導体基板、N 型ウェル、及びP 型ウェルには14〜18[V] 程度の消去電圧(Verase)を印加することにより、前記第１セルトランジスタ(C1)のフローティングゲートからチャンネル領域にF-N トンネルリングが誘発されて、情報の消去が行われる。
【００７３】
▲３▼読取動作
読取動作時には、選択されたワードライン及び非選択されたストリング選択ラインには0[V]を印加し、非選択されたワードライン及び選択されたストリング選択ラインにはVcc 以上の読取電圧(Vread) を印加し、選択されたプログラム補助プレートには0[V]又はVcc 以上の読取電圧(Vread) を印加し、選択されたビットラインには0[V]以上の電圧を印加し、ソースライン(S/L) には0[V]を印加してプログラムされたセルトランジスタの状態を"ON"又は"OFF" と判読する。
【００７４】
例えば、第１ストリング60の第１セルトランジスタ(C1)に蓄えられた情報を読み上げるためには、まずストリング選択ライン(SSL1)及びソース選択ライン(SSL2)にはVcc を印加してストリング選択トランジスタ(S2)をオンさせ、ソースライン(S/L) に0[V]を印加する。
次に、選択された第１ワードライン(W/L1)に0[V]を印加し、非選択されたワードライン(W/L2,…,W/Ln)にはVcc を印加し、選択された第１ビットライン(B/L1)には特定の読取電圧(Vread) を印加することにより、第１セルトランジスタ(C1)がオンされて第１ビットライン(B/L1)からソースライン(S/L) への電流の流れが感知されると、"1" と判読し、第１セルトランジスタ(C1)がオフされて電流の流れが感知されないと、"0" と判読する。
【００７５】
この際、選択されたプログラム補助プレートには0[V]又はVcc 以上の読取電圧(Vread) が印加される。
＜本実施の形態による不揮発性メモリ素子の特性値例＞
図１８Ａ乃至図１８Ｃは、本実施の形態による不揮発性メモリ素子の動作電圧及びセル電流を示したグラフである。
【００７６】
図１８Ａは、1[v]のスレショルド電圧を得るに必要なプログラム電圧をプログラム時間及びプログラム補助プレート(PA-plate)下部の絶縁膜の厚さにより示したものである。第１絶縁膜の厚さが30nmである時にセル結合比( γ) が0.78であり、他の３つの場合よりプログラム速度が一段と加速されることが分かる。
図１８Ｂは、-3[v] のスレショルド電圧を得るに必要な消去電圧をプログラム時間及びプログラム補助プレート下部の絶縁膜の厚さにより示したものである。消去動作時のセル結合比は(1−γpgm)であるので、プログラム補助プレートが半導体基板とフローティングゲート間の電圧差を増加させる。その結果、絶縁膜が30nmである時に消去電圧が従来に比べ150 倍以上増加されることが分かる。
【００７７】
図１８Ｃは、読取動作時プログラム補助プレートにVcc が印加される時、非選択されたワードラインに印加されるパス電圧(Vpass) によるセル電流を示したものである。プログラム補助プレートによる高い容量性結合比によりフローティングゲートに更に高いバイアス(bias)電圧が印加されることにより、セル電流が増加されることが分かる。従って、Vcc がプログラム動作と読取動作、両方におけるパス電圧(Vpass) として用いられ得る。
【００７８】
図１９は、本実施の形態のプログラム補助プレート(PA-plate)を具備する不揮発性メモリセルと従来の不揮発性メモリセルとの動作条件を示したものであり、従来のセルに比べてプログラム電圧(Vpgm)は17[V] から13[V] に、消去電圧(Verase)は19[V] から16[V] に、プログラム時のパス電圧(Vpass) は10[V] からVcc に、読取動作時のパス電圧(Vpass) は4.5[V]からVcc にそれぞれ著しく低くなったことが分かる。
【００７９】
尚、本発明の補助プレートはNAND型の不揮発性メモリ装置を含む全ての種類の不揮発性メモリ装置に適用できる。又、本発明は前記実施の形態に限られず、多くの変形が本発明の技術的思想内で当分野において通常の知識を有する者により可能であることは明白である。
【００８０】
【発明の効果】
前述した本発明による不揮発性メモリ素子とその製造方法及びその駆動方法によると、ストリング選択トランジスタ及びソース選択トランジスタのソース／ドレイン370,380の上部及びゲート401,501,800の側壁及び上部、セルトランジスタのソース／ドレイン370,380の上部、フローティングゲート401の側壁、及びコントロールゲート501の上部と側壁に、所定の厚さを有する第１絶縁膜600,610及び/又は第２絶縁膜620により離隔されて、フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレート710を形成することにより、第１に、素子のプログラム/消去動作に影響を及ぼすセル結合比を増加させ得て、プログラム/ 消去電圧を著しく下げることができる。
【００８１】
第２に、セル構造が平面的なので工程が単純で後続の工程が容易である。第３に、プログラム補助プレートが比較的大きいライン／スペーサを有するのでフォトエッチング工程が容易である。第４に、選択トランジスタとワードライン間の段差が縮められて後続の工程が容易になり、導電性残留物の発生が防止されて、素子の電気的特性を向上させることができる。
【図面の簡単な説明】
【図１】 NAND型不揮発性メモリ素子において１つのストリングに対する平面図である。
【図２】図１に対する等価回路図である。
【図３Ａ】図１に示された不揮発性メモリ素子のセルトランジスタの平面図である。
【図３Ｂ】図３ＡのI-I'線による断面図である。
【図４】従来技術による不揮発性メモリ素子のレイアウトを示した平面図である。
【図５】前記図４のII-II'線による断面図である。
【図６】本発明の第１及び第２の実施の形態による不揮発性メモリ素子を製造するための平面図である。
【図７】前記図６に対する等価回路図である。
【図８Ａ】本発明の第１の実施の形態による不揮発性メモリ素子を示した断面図である。
【図８Ｂ】本発明の第１の実施の形態による不揮発性メモリ素子を示した断面図である。
【図９Ａ】本発明の第２の実施の形態による不揮発性メモリ素子を示した断面図である。
【図９Ｂ】本発明の第２の実施の形態による不揮発性メモリ素子を示した断面図である。
【図１０Ａ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１０Ｂ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１１Ａ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１１Ｂ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１２Ａ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１２Ｂ】本発明の第１の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１３Ａ】本発明の第２の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１３Ｂ】本発明の第２の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１４Ａ】本発明の第２の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１４Ｂ】本発明の第２の実施の形態による不揮発性メモリ素子の製造方法を説明するための断面図である。
【図１５】本発明の第３及び第４の実施の形態による不揮発性メモリ素子の製造するための平面図である。
【図１６Ａ】本発明の第３の実施の形態による不揮発性メモリ素子を示した断面図である。
【図１６Ｂ】本発明の第３の実施の形態による不揮発性メモリ素子を示した断面図である。
【図１７Ａ】本発明の第４の実施の形態による不揮発性メモリ素子を示した断面図である。
【図１７Ｂ】本発明の第４の実施の形態による不揮発性メモリ素子を示した断面図である。
【図１８Ａ】本実施の形態による不揮発性メモリ素子の動作電圧及びセル電流を示したグラフ図である。
【図１８Ｂ】本実施の形態による不揮発性メモリ素子の動作電圧及びセル電流を示したグラフ図である。
【図１８Ｃ】本実施の形態による非選択されたワードラインに印加されるパス電圧によるセル電流を示した図である。
【図１９】本実施の形態による不揮発性メモリ素子の動作条件を従来のセルの動作条件と比較して示したグラフ図である。
Claims (16)
- ストリング選択トランジスタと、複数のセルトランジスタと、ソース選択トランジスタと、がビットラインコンタクトとソースラインとの間に直列で連結されてストリングをなし、該ストリングが同一方向に配列されたストリングブロックが二次元的に配列され、
プログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成され、
前記複数のセルトランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成される不揮発性メモリ素子において、
前記各ストリングのストリング選択トランジスタのゲートを連結するストリング選択ラインと、前記セルトランジスタのコントロールゲートをそれぞれ水平単位で連結する複数本のワードラインと、前記各ストリングのソース選択トランジスタのゲートを連結するソース選択ラインと、
前記各ストリングを構成する、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、
前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に、所定の厚さを有する第１絶縁膜により離隔されて形成され、
複数のワードライン単位で独立したブロックを形成するプログラム補助プレートであって、前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートとを具備することを特徴とする不揮発性メモリ素子。 - 前記プログラム補助プレートは、ポリシリコン又はポリサイドからなることを特徴とする請求項１に記載の不揮発性メモリ素子。
- 前記第１絶縁膜は、酸化膜、窒化膜、酸窒化膜及び前記膜のうち２つ以上の膜が積層されてなる複合膜のうちの何れか１つであることを特徴とする請求項１に記載の不揮発性メモリ素子。
- 前記コントロールゲート上部の第１絶縁膜が、前記ソース／ドレインの上部及びフローティングゲートの側壁に形成された第１絶縁膜より厚いことを特徴とする請求項１に記載の不揮発性メモリ素子。
- 前記ソース／ドレインはＬＤＤ構造であることを特徴とする請求項１に記載の不揮発性メモリ素子。
- 前記フローティングゲート及びコントロールゲートの側壁には、スペーサ状の第２絶縁膜が更に形成されていることを特徴とする請求項１に記載の不揮発性メモリ素子。
- 前記複数のセルトランジスタが、
半導体基板上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成されたフローティングゲートと、
前記フローティングゲート上に形成されたコントロールゲートと、
前記フローティングゲートとコントロールゲートとの間に形成された層間絶縁膜と、
前記トンネル酸化膜の下の前記半導体基板に形成され、チャンネル領域により分離されたソース／ドレインと、を有し、
前記ストリング選択トランジスタ及び前記ソース選択トランジスタが、
半導体基板上に形成されたトンネル酸化膜と、
前記トンネル酸化膜上に形成されたゲートであって、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、前記フローティングゲートとコントロールゲートとの間に形成された層間絶縁膜と、前記層間絶縁膜に形成されて前記フローティングゲートとコントロールゲートとを電気的に接続するコンタクトプラグとからなるゲートと、
前記トンネル酸化膜の下の前記半導体基板に形成され、チャンネル領域により分離されたソース／ドレインと、を有することを特徴とする請求項１に記載の不揮発性メモリ素子。 - ストリング選択トランジスタと、複数のセルトランジスタと、ソース選択トランジスタと、がビットラインコンタクトとソースラインとの間に直列で連結されてストリングをなし、該ストリングが同一方向に配列されてストリングブロックをなし、該ストリングブロックが二次元的に配列され、
プログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成され、
前記複数のセルトランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成される不揮発性メモリ素子の製造方法において、
第１導電型の半導体基板に第２導電型のウェル及び第１導電型のウェルを順番に形成する工程と、
前記半導体基板に素子分離膜を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にフローティングゲートと、層間絶縁膜により前記フローティングゲートと分離されたコントロールゲートをそれぞれ形成する工程と、
前記半導体基板にソース／ドレインを形成する工程と、
前記半導体基板の全面に第１絶縁膜を形成する工程と、
第１絶縁膜の形成された半導体基板の全面に導電物質を蒸着した後、パターニングして前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートを形成する工程であって、
前記プログラム補助プレートが、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、
前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に形成されるようにパターニングされる工程と、を含むことを特徴とする不揮発性メモリ素子の製造方法。 - 前記プログラム補助プレートは、ポリシリコンから形成されたり、又はポリシリコン上にシリサイドを積層して形成されることを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
- 前記ソース／ドレインを形成する工程で、第２導電型の不純物イオンを２×１０13〜１×１０15イオン/cm2のドーズと、40KeV 〜 60KeVのエネルギーで前記半導体基板に注入することを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
- 前記第１絶縁膜は、酸化膜、窒化膜、酸窒化膜及び前記膜のうち２つ以上の膜が積層されてなる複合膜のうちの何れか１つから形成することを特徴とする請求項８に記載の不揮発性メモリ素子の製造方法。
- ストリング選択トランジスタと、複数のセルトランジスタと、ソース選択トランジスタと、がビットラインコンタクトとソースラインとの間に直列で連結されストリングをなし、該ストリングが同一方向に配列されてストリングブロックをなし、該ストリングブロックが二次元的に配列され、
プログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成され、
前記複数のセルトランジスタが、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成される不揮発性メモリ素子の製造方法において、
第１導電型の半導体基板に第２導電型のウェル及び第１導電型のウェルを順番に形成する工程と、
前記半導体基板に素子分離膜を形成する工程と、
前記半導体基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にフローティングゲートと、層間絶縁膜により前記フローティングゲートと分離されたコントロールゲートをそれぞれ形成する工程と、
前記半導体基板に不純物を低濃度で注入して低濃度のソース／ドレインを形成する工程と、
前記フローティングゲート、層間絶縁膜及びコントロールゲートの側壁にスペーサ状の第１絶縁膜を形成する工程と、
前記半導体基板に不純物イオンを高濃度で注入して高濃度のソース／ドレインを形成する工程と、
前記半導体基板の全面に第２絶縁膜を形成する工程と、
前記第２絶縁膜の形成された半導体基板の全面に導電物質を蒸着した後、パターニングして前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートを形成する工程であって、
前記プログラム補助プレートが、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、
前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に形成されるようにパターニングされる工程とを含むことを特徴とする不揮発性メモリ素子の製造方法。 - 前記低濃度のソース／ドレインを形成する工程で、第２導電型の不純物イオンを２×１０13〜１×１０14イオン/cm2のドーズと、40KeV 〜60KeV のエネルギーで注入することを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
- 前記高濃度のソース／ドレインを形成する工程で、第２導電型の不純物イオンを２×１０14〜５×１０15イオン/cm2のドーズと、40KeV 〜60KeVのエネルギーで注入することを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
- 前記第１絶縁膜及び第２絶縁膜は、酸化膜、窒化膜、酸窒化膜及び前記膜のうち２つ以上の膜が積層されてなる複合膜のうちの何れか１つから形成されることを特徴とする請求項１２に記載の不揮発性メモリ素子の製造方法。
- ストリング選択トランジスタと、複数のセルトランジスタと、ソース選択トランジスタとがビットラインコンタクトとソースラインとの間に直列で連結されて構成される複数のストリングと、
前記ストリングのストリング選択トランジスタのゲートを連結するストリング選択ラインと、前記ストリングを構成するセルトランジスタのコントロールゲートをそれぞれ水平単位で連結する複数本のワードラインと、前記ストリングのソース選択トランジスタのゲートを連結するソース選択ラインと、
前記ストリングを構成する、前記ストリング選択トランジスタのソース／ドレイン上部で前記ビットラインコンタクトを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記ソース選択トランジスタのソース／ドレイン上部で前記ソースラインを形成する領域を除いた部分及びゲートの側壁全体及び上部全体、前記複数のセルトランジスタのソース／ドレイン上部、前記複数のセルトランジスタのフローティングゲートの側壁及びコントロールゲートの上部及び側壁に、所定の厚さを有する第１絶縁膜により離隔され、複数のワードライン単位で独立したブロックを形成するプログラム補助プレートであって、
前記フローティングゲート及びソース／ドレインとの間に容量を形成するプログラム補助プレートとから構成されるストリングブロックが二次元的に配列され、
前記複数のセルトランジスタは、半導体基板上に形成されたトンネル酸化膜と、前記トンネル酸化膜上に形成されたフローティングゲートと、前記フローティングゲート上に形成されたコントロールゲートと、から構成され、
前記プログラム補助プレートが前記セルトランジスタの上部、ストリング選択トランジスタ及びソース選択トランジスタの上部に形成される不揮発性メモリ素子の駆動方法であって、プログラム動作時に、プログラム補助プレートには選択されたワードラインと等電位を印加することを特徴とする不揮発性メモリ素子の駆動方法。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR19960008370 | 1996-03-26 | ||
| KR96-42687 | 1996-09-25 | ||
| KR96-8370 | 1996-09-25 | ||
| KR1019960042687A KR100207504B1 (ko) | 1996-03-26 | 1996-09-25 | 불휘발성 메모리소자, 그 제조방법 및 구동방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1041487A JPH1041487A (ja) | 1998-02-13 |
| JP4262314B2 true JP4262314B2 (ja) | 2009-05-13 |
Family
ID=26631711
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07396797A Expired - Fee Related JP4262314B2 (ja) | 1996-03-26 | 1997-03-26 | Ｎａｎｄ型不揮発性メモリ素子、その製造方法及び駆動方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (3) | US5877980A (ja) |
| JP (1) | JP4262314B2 (ja) |
| KR (1) | KR100207504B1 (ja) |
| TW (1) | TW444383B (ja) |
Families Citing this family (65)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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-
1996
- 1996-09-25 KR KR1019960042687A patent/KR100207504B1/ko not_active IP Right Cessation
-
1997
- 1997-03-26 US US08/824,483 patent/US5877980A/en not_active Expired - Lifetime
- 1997-03-26 JP JP07396797A patent/JP4262314B2/ja not_active Expired - Fee Related
- 1997-03-26 TW TW086103869A patent/TW444383B/zh not_active IP Right Cessation
-
1998
- 1998-11-25 US US09/199,312 patent/US6093605A/en not_active Expired - Fee Related
-
2000
- 2000-05-23 US US09/576,977 patent/US6246607B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| KR100207504B1 (ko) | 1999-07-15 |
| US6093605A (en) | 2000-07-25 |
| US6246607B1 (en) | 2001-06-12 |
| TW444383B (en) | 2001-07-01 |
| KR970067903A (ko) | 1997-10-13 |
| JPH1041487A (ja) | 1998-02-13 |
| US5877980A (en) | 1999-03-02 |
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| RD04 | Notification of resignation of power of attorney |
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