KR100799861B1 - 낸드 플래쉬 메모리 소자 - Google Patents

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Abstract

본 발명은 낸드 플래쉬 메모리 소자에 관한 것으로, 웰 픽업 영역을 인접하는 셀 스트링의 드레인 선택 트랜지스터들 사이의 스페이스 영역에 배치하고, 소오스 라인을 소오스 선택 트랜지스터 사이의 스페이스 영역까지 확장시켜 하나의 라인으로 형성하고, 소오스 라인 상부의 중앙에 콘택을 1개 또는 2개 형성하며, 소오스 콘택 픽업 메탈 라인을 비트라인과 같은 폭의 패턴으로 형성함으로써, 칩 사이즈 감소 및 공정상 위험성 감소에 의한 수율을 증가시킬 수 있다.
소오스 라인, 드레인 콘택, 웰 픽업 영역

Description

낸드 플래쉬 메모리 소자{A NAND flash memory device}
도 1은 종래 기술에 따른 낸드 플래쉬 메모리 소자를 설명하기 위해 도시한 평면도이다.
도 2는 도 1의 단면도의 일부이다.
도 3은 종래 기술에 따른 비트 라인 영역, 소오스 라인 영역 및 웰 픽업 영역에 각기 연결되는 메탈들의 배치 상태를 나타내는 평면도이다.
도 4는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자를 설명하기 위해 도시한 평면도이다.
도 5는 본 발명의 실시예에 따른 비트 라인 영역, 소오스 라인 영역 및 웰 픽업 영역에 각기 연결되는 메탈들의 배치 상태를 나타내는 평면도이다.
<도면의 주요부분에 대한 부호의 설명>
C, 10 : 액티브 영역 20 : 필드 영역
WL1, WL2, WL3, ... , WLn : 워드 라인
DCT : 드레인 콘택 SL : 소오스 라인
W : 웰 픽업 영역 CT : 콘택
P : 마스크
본 발명은 낸드 플래쉬 메모리 소자에 관한 것으로, 특히, 칩(chip) 사이즈 감소 및 특성 개선을 위한 낸드 플래쉬 메모리 소자에 관한 것이다.
현재 사용되고 있는 70nm 낸드 플래쉬의 웰 픽업(well pickup) 영역은 도 1과 같은 구조로 되어 있고, 도 1의 단면도의 일부를 찍은 SEM 사진은 도 2에 도시되어 있다. 도 1 및 도 2를 참조하여 낸드 플래쉬의 웰 픽업 영역을 설명하면 다음과 같다.
도 1 및 도 2를 참조하면, 메모리 셀 트랜지스터의 채널과 소오스 및 드레인이 형성될 액티브 영역(1)들이 각각 필드 영역(2)과 평행하게 반복된다. 액티브 영역(1)들 상부에 액티브 영역(1) 및 필드 영역(2)과 직교하여 일정한 거리로 이격 되도록 형성된 복수의 워드 라인(WL1, WL2,. . . WLn)을 배치한다. 첫번째 워드 라인(WL1)의 바깥쪽에 드레인 선택 트랜지스터(Drain Select Transistor; DST)를, n번째 워드라인(WLn)의 바깥쪽에 소오스 선택 트랜지스터(Source Select Transistor; SST)를 배치한다. SST 및 DST를 포함하여 복수의 워드라인(WL1, WL2, ... , WLn)들은 서로 직렬로 연결되어 하나의 셀 스트링(string)을 형성하며, 상술한 바와 같이, 상기의 셀 스트링 구조는 연속적으로 반복된다. 연속되는 DST 사이 의 액티브 영역(1) 상부에 각각 드레인 콘택(Drain Contact; DCT)을 배치하고, 연속되는 SST 사이의 액티브 영역(1) 상부에 소오스 라인(Source Line; SL)을 배치하며, 소오스 라인 상부에 콘택(CT)을 배치한다. 소오스 라인 사이에 웰 픽업 영역 (W)을 배치한 후, 웰 픽업 영역(W) 상부에 콘택을 배치한다. 콘택 상부에 소오스 콘택 픽업 메탈 라인(도 2 참조)이 배치되고, 소오스 콘택 픽업 메탈 라인과 나란하게 비트라인(도 2 참조)이 배치된다.
70nm 공정에서 상기와 같이 상술된 도 1 및 도 2의 웰 픽업 구조를 사용할 경우 나타나는 문제점들은 다음과 같다.
1. 텅스텐 소오스를 사용하는 70nm 낸드 플래쉬에서 소오스 라인 페일 및 누설(leakage) 전류가 발생할 가능성이 높다.
90nm까지는 폴리 플러그를 사용하여 콘택 식각시 반도체 기판이 손실되어도 n 타입 도펀트로 인해 자연스럽게 콘택 접합의 누설 전류 문제가 해결되었으나, 텅스텐 플러그를 사용할 경우에는 n+ 이온 주입이 필요하며, 소오스 라인(SL) 식각시 네거티브로 식각되기 때문에 소오스 라인(SL) 에지(edge) 부분에 이온 주입시 그림자 효과(shadow effect)가 발생하여 n+ 타입 접합 구조가 비정상적으로 형성된다. 이는 접합의 누설 전류 증가로 나타나며, 셀 작동시 슬로우(slow) 프로그램을 유발한다. 또한, 도 2를 참조하면, 소오스 라인(SL) 에지 부분과 액티브가 만나는 부분에서 비정상적으로 식각이 깊게 되고, 이로 인해, 텅스텐막 증착시 텅스텐막에 보이드 (void; V)가 발생할 가능성이 높다. 즉, 소오스 라인(SL) 에지 부분은 식각시 플라즈마가 집중되어 다른 부분보다 식각이 더 깊게 되기 때문에 텅스텐막 증착시 스텝 커버리지(step coverage) 문제로 텅스텐막이 없는 부분이 존재한다는 것이다. 이는 칩 안정성에 문제를 일으킬 수 있다.
2. 웰 픽업 영역(W)이 소오스 라인(SL) 사이에 위치하여 웰 픽업 영역(W) 상부에 형성된 p+ 이온 주입을 위한 마스크(P)와 안쪽에 위치한 액티브 영역(1)과 일정 거리를 유지하여야 함으로 웰 픽업 영역(W)을 축소화하는데 제약을 가져온다. 이는 결과적으로 칩 사이즈의 축소를 저하하는 요인이 되고 있다.
도 1 및 도 1의 A 부분을 참조하면, 소오스 라인(SL) 에지 부분이 배열로 형성된 액티브 영역(1)에서 일정 부분 연장되어야 하며, p+ 이온 주입을 위한 마스크(P)와 안쪽에 위치한 액티브 영역(1)과 일정 거리(a) 즉, 0.15um 내지 0.35um을 유지하여야 한다. 웰 픽업 영역(W)에는 p+ 이온이 주입되고, 액티브 영역(1)에는 n+가 이온 주입되는데, p+ 이온의 도즈량이 훨씬 많기 때문에 액티브 영역(1) 에 p+ 이온이 주입될 경우 액티브 영역(1)은 p 타입 접합이 된다. 이로 인해 소오스 라인(SL)과 웰 픽업 영역(W)이 쇼트(short) 되는 것과 같이 되어버린다. 이는 칩 페일의 원인이 된다. 그러므로, 액티브 영역(1)에 p+ 이온이 주입되지 않게 해야한다.
3. 소오스 라인(SL) 상의 콘택(CT)을 좁은 영역에서 정의하고, 소오스 콘택 픽업 메탈 라인을 연결하면 소오스 콘택 픽업 메탈 라인과 바로 인접한 비트라인 (Bit line)이 붕괴(collapse) 또는 브리지(bridge)가 발생하여 이에 대한 OPC (Optical Proximity Correction) 마진이 부족해진다.
도 2 및 도 3을 참조하면, 소오스 라인(SL)과 연결되는 소오스 콘택 픽업 메 탈 라인의 폭(width)이 축소화되더라도 콘택(CT)의 사이즈 축소화가 어렵기 때문에 소오스 콘택 픽업 메탈 라인은 일정한 폭(예를 들면, 0.25um 내지 0.35um 정도)을 가지게 되고, 비트라인은 축소화되어 70nm 사이즈를 가진다. 소오스 콘택 픽업 메탈 라인 및 비트라인의 폭(b 및 c)의 차이 때문에 비트라인은 붕괴 또는 브리지가 발생할 확률이 높아진다. 이는 양산시 수율 감소의 원인이 된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 칩 사이즈 감소 및 공정상 위험성 감소에 의한 수율 증가를 위한 낸드 플래쉬 메모리 소자를 제공하는 데 있다.
상기 기술적 과제를 달성하기 위한 본 발명의 낸드 플래쉬 메모리 소자는, 반도체 기판 상의 액티브 영역 및 필드 영역과 직교하여 일정한 거리로 이격 되도록 형성된 복수의 워드라인과 상기 복수의 워드라인 양측 바깥쪽에 형성된 소오스 선택 트랜지스터 및 드레인 선택 트랜지스터로 구성된 셀 스트링, 인접하는 상기 셀 스트링의 상기 드레인 선택 트랜지스터들 사이의 소정 영역에 배치되는 웰 픽업 영역을 포함하는 낸드 플래쉬 메모리 소자를 제공한다.
또한, 상기 소오스 선택 트랜지스터 사이에 하나의 라인으로 배치되는 소오스 라인과, 상기 소오스 라인 상부의 중앙에 배치되는 콘택을 더욱 포함하여 형성 할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 4는 본 발명의 실시예에 따른 낸드 플래쉬 메모리 소자를 설명하기 위해 도시한 평면도이다.
도 4를 참조하면, 낸드형 플래쉬 메모리 소자에서는 메모리 셀 트랜지스터의 채널과 소오스 및 드레인이 형성될 액티브 영역(10)들이 각각 필드 영역(20)과 평행하게 반복된다. 액티브 영역(10)들 상부에 액티브 영역(10) 및 필드 영역(20)과 교차하면서 서로 이격 되도록 형성된 복수의 워드 라인(WL1, WL2,. . . WLn)을 배치한다. 첫번째 워드 라인(WL1)의 바깥에 드레인 선택 라인(Drain Select Line; DSL)을, n번째 워드라인(WLn)의 바깥에 소오스 선택 라인(Source Select Line; SSL)을 배치한다. 소오스 선택 라인(SSL), 드레인 선택 라인(DSL) 및 복수의 워드라인(WL1, WL2, ... , WLn)들과 하나의 활성 영역(10)이 교차하는 영역에는 소오스 선택 트랜지스터, 드레인 선택 트랜지스터 및 다수의 메모리 셀들이 형성되며, 이들이 직렬로 연결되어 하나의 스트링 구조를 형성한다. 상술한 바와 같이, 상기의 셀 스트링 구조는 연속적으로 계속 반복된다. 인접하는 드레인 선택 라인(DSL)들 사이의 액티브 영역(10) 상부에 각각 드레인 콘택(DCT)을 배치하고, 인접하는 드레인 선택 라인(DSL)들 사이에서 드레인 콘택(DCT)들 사이의 스페이스 부분에 웰 픽업 영역(W)을 배치하고, 웰 픽업 영역(W) 상부에 콘택(CT)을 배치한다. 인접하는 소오스 선택 라인(SSL)들 사이에 액티브 영역(10)들과 전기적으로 연결되도록 교차하는 소오스 라인(SL)을 배치하되, 왼쪽 액티브 영역(10)과 오른쪽 액티브 영역(10) 상부에 배치된 소오스 라인(SL)이 라인 형태로 서로 연결되도록 배치한다. 왼쪽 액티브 영역(10) 상부에 배치된 소오스 라인(SL)과 오른쪽 액티브 영역(10) 상부에 배치된 소오스 라인(SL)이 서로 연결됨으로써 라인 에지 부분이 사라져 소오스 라인(SL) 페일을 방지할 수 있다. 드레인 선택 라인(DSL)들 사이에서 드레인 콘택(DCT) 사이의 스페이스에 배치된 웰 픽업 영역(W) 상부에 p+ 이온 주입을 위한 마스크(P)가 형성된다. 마스크(P) 형성시 마스크(P)가 드레인 콘택(DCT)과 중첩되게 형성될 경우, 드레인 콘택(DCT)이 도펀트 폴리실리콘막으로 형성되어 있기 때문에 전기적인 문제가 발생하지 않는다. 소오스 라인(SL) 상부 중앙에 콘택(CT)을 배치한다. 이때, 콘택(CT)은 1개 또는 2개를 배치한다.
도 5는 본 발명의 실시예에 따른 비트 라인 영역, 소오스 라인 영역 및 웰 픽업 영역에 각기 연결되는 메탈들의 배치 상태를 나타내는 평면도이다.
도 5를 참조하면, 웰 픽업 영역(W)이 드레인 선택 라인(DSL)들 사이로 이동되고, 왼쪽 액티브 영역(도 4의 10) 상부에 배치된 소오스 라인(SL)과 오른쪽 액티브 영역(도 4의 10) 상부에 배치된 소오스 라인(SL)이 서로 연결됨으로써 소오스 라인(SL) 상부의 중앙에 콘택(CT)이 배치된다. 이로 인해, 소오스 콘택 픽업 메탈 라인은 필요 없게 되므로 비트라인과 같은 사이즈 패턴으로 소오스 콘택 픽업 메탈 라인을 만들어 소오스 라인(SL)과 연결한다. 이는 셀 동작시 동작이 불규칙한 상태가 되지 않도록 하기 위해 소오스 라인(SL)과 드레인 콘택(DCT)을 쇼트(short)시켜 항상 접지(ground) 시킨다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 웰 픽업 영역을 DSL 사이의 스페이스 영역에 형성하고, 소오스 라인을 SSL 사이의 스페이스 영역까지 확장시켜 하나의 라인으로 형성하고, 소오스 라인 상부에 콘택을 1개 또는 2개 형성함으로써, 칩 사이즈 감소 및 공정상 위험성 감소에 의한 수율을 증가시킬 수 있다.

Claims (5)

  1. 반도체 기판 상의 액티브 영역 및 필드 영역과 직교하여 일정한 거리로 이격되도록 형성된 복수의 워드라인, 상기 복수의 워드라인 양측 바깥쪽에 형성된 소오스 선택 라인들 및 드레인 선택 라인들;
    상기 드레인 선택 라인들 사이의 상기 활성 영역에 배치된 드레인 콘택들; 및
    상기 드레인 선택 라인들 사이의 상기 드레인 콘택들 사이에 배치되는 웰 픽업 영역을 포함하는 낸드 플래쉬 메모리 소자.
  2. 제1항에 있어서, 상기 소오스 선택 라인들 사이에 하나의 라인으로 배치되는 소오스 라인; 및
    상기 소오스 라인 상부의 중앙에 배치되는 콘택을 더욱 포함하는 낸드 플래쉬 메모리 소자.
  3. 제2항에 있어서, 상기 콘택 상부에 배치되는 소오스 콘택 픽업 메탈 라인은
    상기 소오스 라인 상부에 배치되는 비트라인; 및
    상기 비트라인과 평행하고 상기 비트라인과 같은 폭으로 배치되는 소오스 콘택 픽업 메탈 라인을 형성하는 낸드 플래쉬 메모리 소자.
  4. 제1항에 있어서, p+ 이온 주입시 상기 웰 픽업 영역에 형성되는 마스크는 상기 액티브 영역 상부에 형성된 상기 드레인 콘택과 중첩되는 낸드 플래쉬 메모리 소자.
  5. 제2항에 있어서, 상기 콘택은 1개 또는 2개 형성되는 낸드 플래쉬 메모리 소자.
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