JP2009010326A - フラッシュメモリ素子の製造方法 - Google Patents

フラッシュメモリ素子の製造方法 Download PDF

Info

Publication number
JP2009010326A
JP2009010326A JP2008047088A JP2008047088A JP2009010326A JP 2009010326 A JP2009010326 A JP 2009010326A JP 2008047088 A JP2008047088 A JP 2008047088A JP 2008047088 A JP2008047088 A JP 2008047088A JP 2009010326 A JP2009010326 A JP 2009010326A
Authority
JP
Japan
Prior art keywords
hard mask
mask pattern
flash memory
memory device
manufacturing
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2008047088A
Other languages
English (en)
Inventor
Onshiyu Kin
恩 洙 金
Whee Won Cho
揮 元 趙
Seung Hee Hong
承 希 洪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2009010326A publication Critical patent/JP2009010326A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/31051—Planarisation of the insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
    • H01L21/67005—Apparatus not specifically provided for elsewhere
    • H01L21/67011—Apparatus for manufacture or treatment
    • H01L21/67017—Apparatus for fluid treatment
    • H01L21/67063—Apparatus for fluid treatment for etching
    • H01L21/67069—Apparatus for fluid treatment for etching for drying etching
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • H10B63/30—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices comprising selection components having three or more electrodes, e.g. transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)

Abstract

【課題】プログラムディスターバンス特性を向上させることができ、メモリセルの間の干渉現象を減らすことができるフラッシュメモリ素子の製造方法を提供する。
【解決手段】セレクトトランジスタ及びメモリセルを形成し、半導体基板にジャンクションを形成した後、ハードマスクパターン１１２を用いてセレクトトランジスタ及びこれと隣接したメモリセルの間１１１ｂの半導体基板１００を過度エッチングすることにより、電子の移動を抑制することができるため、プログラムディスターバンス特性を向上させることができ、メモリセルの間にボイド１１３を形成することにより、メモリセルの間の干渉現象を減らすことができるため、フラッシュメモリ素子の信頼性を向上させることができる方法について開示する。
【選択図】図１ｅ

Description

本発明は、フラッシュメモリ素子の製造方法に関するものであり、特に、ゲート間のディスターバンスを減らすことができるフラッシュメモリ素子の製造方法に関するものである。
フラッシュメモリ素子は、メモリセルを含むセル領域と駆動電圧を伝達するトランジスタを含む周辺回路領域を含む。このうち、セル領域を具体的に説明すれば、次の通りである。
セル領域は、多数のメモリセルが直列に連結されたストリングを含む。ストリングは、多数のメモリセル(memory cell)とストリングの両端に形成されたセレクトトランジスタ(selecttransistor)を含む。メモリセルは、半導体基板上にトンネル絶縁膜、フローティングゲート、誘電体膜及びコントロールゲートが順次積層された構造で形成される。一方、セレクトトランジスタはメモリセルと同一の構造に形成されるが、誘電体膜に形成されたコンタクトホールを通じてフローティングゲートとコントロールゲートが互いに接する。
互いに異なるストリングに含まれたメモリセルはワードラインを共有して連結されており、ワードラインに印加される電圧により動作する。また、互いに異なるストリングに含まれたセレクトトランジスタは、セレクトラインを介して連結され、セレクトラインに印加される電圧により動作する。
特に、ナンドフラッシュメモリ素子の場合、集積度が次第に増加するにつれてメモリセルの間の間隔も狭くなるが、これにより隣接するメモリセルの間に干渉現象が発生し得る。干渉現象は、主に隣接するフローティングゲートの間で発生するが、フローティングゲートとフローティングゲートの間で形成されるキャパシタンス(capacitance)が増加して発生し得る。
また、フラッシュメモリ素子のプログラム動作時に、プログラムディスターバンス(program disturbance)特性が損なわれることがあるが、具体的に説明すれば、次の通りである。
プログラム動作は、選択されたワードラインにプログラム電圧を印加し、選択されたメモリセルのフローティングゲートに電子が注入されるようにするものである。しかし、ワードラインには多数のメモリセルが連結されているため、プログラム動作が行われてはならないメモリセルにもプログラム動作が行われることがある。これを防止するために、プログラム動作を目的としないストリングではチャネルブースティング(boosting)を発生させることにより、フローティングゲートに電子が流入しないようにする。
チャネルブースティングの際、ソースセレクトトランジスタ及びこれと隣接したメモリセルの間のジャンクション(junction)領域は、一定の電圧(例えば、8V)でブースティングされており、ソーストランジスタのゲート(gate)は接地(ground)状態となっている。このような条件は、ソースセレクトトランジスタとジャンクションが重畳している部分でGIDL(gate induceddrain leakage)が発生し得る条件である。ジャンクションで生成された電子-正孔対(electron-hole pair)の中で、電子は高いバイアス(high bias)が印加されたチャネル領域に速く移動することができる。これは、プログラムディスターバンス特性を阻害させる現象であり、特に、セレクトトランジスタ及びこれと隣接したメモリセルの間で非常に脆弱である。
本発明がなそうとする技術的課題は、セレクトトランジスタ及びメモリセルを形成し、半導体基板にジャンクションを形成した後、ハードマスクパターンを用いてセレクトトランジスタ及びこれと隣接したメモリセルの間の半導体基板を過度エッチングすることにより、セレクトトランジスタにおいてメモリセルのチャネル領域に電子が移動することを抑制することができる。
本発明の一実施例によるフラッシュメモリ素子の製造方法は、ゲートが含まれた半導体基板が提供される。ゲート間の半導体基板にジャンクションを形成する。ゲートの上部にオーバーハングが発生するようにハードマスクパターンを形成する。エッチング工程を実施してゲート間に形成されたハードマスクパターンを除去してジャンクションを露出させる第1のエッチング段階を行う。ゲート間の底面が半導体基板の上部より低くなるようにする第2のエッチングを行う。ゲート間が満たされるように絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法である。
本発明の他の実施例によるフラッシュメモリ素子の製造方法は、セレクトトランジスタ及びメモリセルを含み、ジャンクションが形成された半導体基板が提供される。メモリセルの間にボイドが形成されるようにハードマスクパターンを形成する。エッチング工程を実施し、セレクトトランジスタ及びメモリセルの間の底面に形成されたハードマスクパターンを除去してジャンクションを露出させるが、セレクトトランジスタ及びメモリセルの間の底面が半導体基板の上部より低くなるように過度エッチング工程を行う。セレクトトランジスタ及びメモリセルの間が満たされるように絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法である。
ハードマスクパターンは、ステップカバレッジ(step coverage)がよくない膜(layer)で形成し、ステップカバレッジがよくない膜は、USG膜またはTEOS膜である。
ハードマスクパターンは、800Å〜1000Åの厚さで形成し、ハードマスクパターンは、セレクトトランジスタ及びメモリセルの間の底面に形成される厚さがセレクトトランジスタ及びメモリセルの上部に形成される厚さより薄く形成される。
底面の深さは、半導体基板の上部より低く、ジャンクションの深さより高く形成する。
本発明の他の実施例によるフラッシュメモリ素子の製造方法は、互いに異なる第1〜第3の間隔で形成されたゲートが含まれた半導体基板が提供される。第3の間隔の上部が覆われるようにゲートが含まれた半導体基板上にハードマスクパターンを形成する。ゲートの上部が示されるようにエッチング工程を行う。第1及び第2の間隔の内部及び第3の間隔の上部に絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法である。この時、第2の間隔は第1の間隔より狭く、第3の間隔は第2の間隔より狭い。
ハードマスクパターンを形成する段階は、第3の間隔の上部がハードマスクパターンで覆われ、下部はボイドが発生し、エッチング工程は乾式エッチング工程で行う。
本発明は、セレクトトランジスタ及びメモリセルを形成し、半導体基板にジャンクションを形成した後、ハードマスクパターンを用いてセレクトトランジスタ及びこれと隣接したメモリセルの間の半導体基板を過度エッチングすることにより、電子の移動を抑制することができるため、プログラムディスターバンス特性を向上させることができる。
また、メモリセルの間にボイドを形成することにより、メモリセルの間の干渉現象を減らすことができるため、フラッシュメモリ素子の信頼性を向上させることができる。
以下、添付した図面を参照し、本発明の望ましい実施例を説明する。しかし、本発明は、以下で開示される実施例により限定されるものではなく、互いに異なる多様な形態で具現することができ、単に本実施例は、本発明の開示が完全であるようにして通常の知識を有する者に発明の範疇を完全に知らせるために提供されるものである。
図1a〜図1eは、本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
図1aを参照すれば、半導体基板(100)上にトンネル絶縁膜(またはゲート絶縁膜)用の第1の絶縁膜(102)、フローティングゲート用の第1の導電膜(104)、誘電体膜(106)、コントロールゲート用の第2の導電膜(108)を形成する。第1の絶縁膜(102)は酸化膜で形成することが望ましく、第1の導電膜(104)はポリシリコン膜で形成することが望ましい。誘電体膜は、酸化膜、窒化膜及び酸化膜が積層された構造で形成することができ、第2の導電膜はポリシリコン膜またはポリシリコン膜と金属膜を積層して形成することができる。図面には示されていないが、第1の導電膜(104)を形成した後、素子分離領域にトレンチを形成し、トレンチの内部に素子分離膜を形成する。第2の導電膜(108)の上部にゲートパターニングのための第1のハードマスクパターン(110)を形成する。
図1bを参照すれば、第1のハードマスクパターン(110)に沿ってエッチング工程を実施し、第2の導電膜(108)、誘電体膜(106)、第1の導電膜(104)及び第1の絶縁膜(102)を順次パターニングしてゲートパターンを形成する。
これにより、セレクトトランジスタ(ST)のセレクトライン(SL)及びメモリセル(Cell)のワードライン(WL)が形成される。この時、セレクトライン(ST)の間を第1の領域(111a)とし、セレクトライン(ST)とワードライン(WL)の間を第2の領域(111b)とし、ワードライン(WL)の間を第3の領域(111c)とする。そして、第1の領域(111a)の間隔を第1の間隔、第2の領域(111b)の間隔を第2の間隔、第3の領域(111c)の間隔を第3の間隔という。そうすれば、第2の間隔は第1の間隔より狭く、第3の間隔より広く形成される。これにより、セレクトトランジスタ(ST)及びメモリセル(Cell)が形成される。
次いで、露出された半導体基板(100)にイオン注入工程を実施してジャンクション(100a)を形成する。
図1cを参照すれば、セレクトトランジスタ(ST)及びメモリセル(Cell)が形成された半導体基板(100)の表面に沿って第2のハードマスクパターン(112)を形成する。
第2のハードマスクパターン(112)は、オーバーハング(over hang)を発生させるためにステップカバレッジ(step coverage)がよくない物質(または方式)で形成することが望ましい。例えば、第2のハードマスクパターン(112)は、USG(Undoped SilicateGlass)膜またはTEOS(Tetra Ethyl Ortho Silicate)膜で形成することができる。第2のハードマスクパターン(112)は、メモリセル(cell)の間である第3の領域(111c)がオーバーハングの発生により上部がふさがるようになり、その底面にはボイド(113)が発生し得るように800Å〜1000Åの十分な厚さで形成することが望ましい。これにより、メモリセル(cell)の間にエアー(air)のボイド(113)が形成され、干渉現象を減らすことができる。
また、第2の領域(111b)の間隔が第1の領域(111a)の間隔より狭いため、第2の領域(111b)の底面に形成される第2のハードマスクパターン(112)が第1の領域(111a)の底面に形成される第2のハードマスクパターン(112)より薄く形成される。
図1dを参照すれば、第1のハードマスクパターン(110)が示されるように第2のハードマスクパターン(112)をエッチングする。エッチング工程は、乾式エッチング工程で行うことが望ましい。セレクトトランジスタ(ST)及びメモリセル(Cell)の上部に形成された第2のハードマスクパターン(112)をエッチングする間、第1の領域(111a)及び第2の領域(111b)の底面に形成された第2のハードマスクパターン(112)も同時にエッチングされる。第1の領域(111a)及び第2の領域(111b)の底面に形成された第2のハードマスクパターン(112)の厚さは上部に形成された第2のハードマスクパターン(112)の厚さより薄いため、先に除去される。特に、第2の領域(111b)の底面に形成された第2のハードマスクパターン(112)は、第1の領域(111a)に形成された第2のハードマスクパターン(112)より薄いため、先に除去される。これにより、第2の領域(111b)のジャンクション(100a)が露出される。
第2の領域(111b)のジャンクション(100a)が露出されれば、酸化膜よりシリコンのエッチング選択比が高いエッチング工程でジャンクション(100a)の深さより低くないほど過度エッチングを行う。これにより、後続のジャンクション(100a)を通じた電子の移動を抑制させることができる。この時、第1の領域(111a)の底面に形成された第2のハードマスクパターン(112)は薄く残留するようになり、第3の領域(111c)に形成された第2のハードマスクパターン(112)は、上部が厚く形成されも下部のボイド(113)が露出されない。
図1eを参照すれば、第1の領域(111a)及び第2の領域(111b)が満たされるように層間絶縁膜用の第2の絶縁膜(114)を形成する。この時、第3の領域(111c)は、第2のハードマスクパターン(112)で遮断されているため、ボイド(113)の内部に第2の絶縁膜(114)が形成されない。第3の絶縁膜(114)は、ILD(InterLayer Dielectric)膜で形成することができる。
上述した技術により、セレクトトランジスタ及びこれと隣接したメモリセルの間の半導体基板を過度エッチングすることにより、セレクトトランジスタ(ST)からメモリセル(Cell)に移動する電子の移動距離が長くなり、プログラムディスターバンス特性を向上させることができる。
上記で説明した本発明の技術的思想は、望ましい実施例で具体的に記述されたが、上記実施例はその説明のためのものであり、その制限のためのものではないことに注意しなければならない。また、本発明は本発明の技術分野の通常の専門家であれば、本発明の技術的思想の範囲内で多様な実施例が可能であることを理解することができるものである。
本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。 本発明によるフラッシュメモリ素子の製造方法を説明するための断面図である。
符号の説明
100 :半導体基板
102 :第1の絶縁膜
104 :第1の導電膜
106 :誘電体膜
108 :第2の導電膜
110 :第1のハードマスクパターン
112 :第2のハードマスクパターン
114 :第2の絶縁膜

Claims (11)

  1. ゲートが含まれた半導体基板が提供される段階;
    上記ゲート間の上記半導体基板にジャンクションを形成する段階;
    上記ゲートの上部にオーバーハングが発生するようにハードマスクパターンを形成する段階;
    エッチング工程を実施し、上記ゲート間に形成された上記ハードマスクパターンを除去して上記ジャンクションを露出させる第1のエッチング段階;
    上記ゲート間の底面が上記半導体基板の上部より低くなるようにする第2のエッチング段階;及び
    上記ゲート間が満たされるように絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法。
  2. セレクトトランジスタ及びメモリセルを含み、ジャンクションが形成された半導体基板が提供される段階;
    上記メモリセルの間にボイドが形成されるようにハードマスクパターンを形成する段階;
    エッチング工程を実施し、上記セレクトトランジスタ及び上記メモリセルの間の底面に形成された上記ハードマスクパターンを除去して上記ジャンクションを露出させる第1のエッチング段階;
    上記セレクトトランジスタ及び上記メモリセルの間の底面が上記半導体基板の上部より低くなるようにする第2のエッチング段階;及び
    上記セレクトトランジスタ及び上記メモリセルの間が満たされるように絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法。
  3. 上記ハードマスクパターンは、ステップカバレッジ(step coverage)がよくない膜(layer)で形成する請求項1または2に記載のフラッシュメモリ素子の製造方法。
  4. 上記ステップカバレッジがよくない膜は、USG膜またはTEOS膜は請求項3に記載のフラッシュメモリ素子の製造方法。
  5. 上記ハードマスクパターンは、800Å〜1000Åの厚さで形成する請求項1または2に記載のフラッシュメモリ素子の製造方法。
  6. 上記ハードマスクパターンは、
    上記セレクトトランジスタ及び上記メモリセルの間の底面に形成される厚さが上記セレクトトランジスタ及び上記メモリセルの上部に形成される厚さより薄く形成される請求項2に記載のフラッシュメモリ素子の製造方法。
  7. 上記底面の深さは、上記半導体基板の上部より低く、上記ジャンクションの深さより高く形成する請求項1または2に記載のフラッシュメモリ素子の製造方法。
  8. 互いに異なる第1の間隔、第2の間隔及び第3の間隔で形成されたゲートが含まれた半導体基板が提供される段階;
    上記第3の間隔のゲート上部にオーバーハングが発生するように上記ゲートが含まれた上記半導体基板上にハードマスクパターンを形成する段階;
    上記第2の間隔内の上記半導体基板が示されるようにエッチング工程を行う段階;
    上記第1の間隔及び第2の間隔の内部と上記第3の間隔の上部に絶縁膜を形成する段階を含むフラッシュメモリ素子の製造方法。
  9. 上記第2の間隔は上記第1の間隔より狭く、上記第3の間隔は上記第2の間隔より狭い請求項8に記載のフラッシュメモリ素子の製造方法。
  10. 上記ハードマスクパターンを形成する段階は、
    上記第3の間隔の上部が上記ハードマスクパターンで覆われ、下部はボイドが発生する請求項8に記載のフラッシュメモリ素子の製造方法。
  11. 上記エッチング工程は、乾式エッチング工程で行う段階である請求項1、2及び8のいずれか一項に記載のフラッシュメモリ素子の製造方法。
JP2008047088A 2007-06-28 2008-02-28 フラッシュメモリ素子の製造方法 Pending JP2009010326A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070064533A KR100870279B1 (ko) 2007-06-28 2007-06-28 플래시 메모리 소자의 제조 방법

Publications (1)

Publication Number Publication Date
JP2009010326A true JP2009010326A (ja) 2009-01-15

Family

ID=40161080

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2008047088A Pending JP2009010326A (ja) 2007-06-28 2008-02-28 フラッシュメモリ素子の製造方法

Country Status (3)

Country Link
US (1) US7682900B2 (ja)
JP (1) JP2009010326A (ja)
KR (1) KR100870279B1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013225652A (ja) * 2012-04-20 2013-10-31 Sk Hynix Inc 半導体素子及びその製造方法
US8625348B2 (en) 2010-10-05 2014-01-07 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods forming the same

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009194244A (ja) 2008-02-15 2009-08-27 Toshiba Corp 半導体記憶装置及びその製造方法
JP2011061085A (ja) * 2009-09-11 2011-03-24 Toshiba Corp 強誘電体記憶装置
KR20120031667A (ko) * 2010-09-27 2012-04-04 삼성전자주식회사 반도체 소자 및 반도체 소자 제조 방법
JP2012204405A (ja) * 2011-03-23 2012-10-22 Toshiba Corp 不揮発性メモリ
US8569130B2 (en) 2011-07-28 2013-10-29 Micron Technology, Inc. Forming air gaps in memory arrays and memory arrays with air gaps thus formed
KR101813513B1 (ko) 2011-11-30 2018-01-02 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
US8766348B2 (en) * 2011-12-21 2014-07-01 Samsung Electronics Co., Ltd. Semiconductor device with selectively located air gaps and method of fabrication
US8890254B2 (en) 2012-09-14 2014-11-18 Macronix International Co., Ltd. Airgap structure and method of manufacturing thereof
TWI508188B (zh) * 2012-10-25 2015-11-11 Macronix Int Co Ltd 氣隙結構與其製造方法
CN103779401A (zh) * 2012-10-26 2014-05-07 旺宏电子股份有限公司 栅极结构及其制造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100507699B1 (ko) * 2002-06-18 2005-08-11 주식회사 하이닉스반도체 반도체 플래시 메모리 셀의 제조방법
KR100473733B1 (ko) * 2002-10-14 2005-03-10 매그나칩 반도체 유한회사 반도체 소자 및 그의 제조방법
US7355237B2 (en) * 2004-02-13 2008-04-08 Sandisk Corporation Shield plate for limiting cross coupling between floating gates
KR100687362B1 (ko) * 2004-12-29 2007-02-27 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법
KR100678478B1 (ko) * 2005-06-29 2007-02-02 삼성전자주식회사 낸드형 불휘발성 메모리 장치 및 그 제조 방법
KR101103813B1 (ko) * 2005-06-30 2012-01-06 주식회사 하이닉스반도체 플래시 메모리 소자의 제조 방법
KR100632652B1 (ko) * 2005-09-20 2006-10-11 주식회사 하이닉스반도체 플래쉬 메모리소자의 셀 스트링 및 이의 제조방법
EP1804293A1 (en) * 2005-12-30 2007-07-04 STMicroelectronics S.r.l. Process for manufacturing a non volatile memory electronic device
KR100946146B1 (ko) * 2007-09-10 2010-03-10 주식회사 하이닉스반도체 플래시 메모리 소자 및 그 제조 방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8625348B2 (en) 2010-10-05 2014-01-07 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods forming the same
US9047952B2 (en) 2010-10-05 2015-06-02 Samsung Electronics Co., Ltd. Nonvolatile memory devices and methods forming the same
JP2013225652A (ja) * 2012-04-20 2013-10-31 Sk Hynix Inc 半導体素子及びその製造方法

Also Published As

Publication number Publication date
US20090004814A1 (en) 2009-01-01
US7682900B2 (en) 2010-03-23
KR100870279B1 (ko) 2008-11-25

Similar Documents

Publication Publication Date Title
KR100870279B1 (ko) 플래시 메모리 소자의 제조 방법
KR100632634B1 (ko) 플래시 메모리 소자 및 그 제조 방법
US20080042187A1 (en) Flash Memory Device And A Method Of Fabricating The Same
JP2008066689A (ja) 半導体素子の製造方法
KR100694973B1 (ko) 플래쉬 메모리 소자의 제조방법
US8659095B2 (en) Semiconductor memory device and method of manufacturing the same
KR101022666B1 (ko) 메모리 소자 및 그 제조 방법
JP4965445B2 (ja) 半導体装置およびその製造方法
KR20090106106A (ko) 반도체 메모리 소자 및 그 제조 방법
US8048739B2 (en) Method of manufacturing flash memory device
JP2005175420A (ja) Ｎａｎｄフラッシュ素子の製造方法
US20050255641A1 (en) Semiconductor device and method of manufacturing the same
US7727839B2 (en) Method of manufacturing NAND flash memory device
US8017992B2 (en) Flash memory device and method of fabricating the same
JP2010021493A (ja) 半導体装置およびその製造方法
JP2006253643A (ja) 半導体素子のゲート電極パターン形成方法
US20080203458A1 (en) Semiconductor Memory Device and Method of Fabricating the Same
US7381652B2 (en) Method of manufacturing flash memory device
KR100538076B1 (ko) 플래쉬 메모리소자의 공통 소스라인 형성방법
KR100612566B1 (ko) 플래시 메모리 소자의 제조 방법
KR100702778B1 (ko) 플래쉬 메모리 소자의 제조방법
KR20060111221A (ko) 플래쉬 메모리소자의 게이트 패턴 형성방법
KR100863421B1 (ko) 반도체 메모리 장치의 워드라인 형성 방법
KR20070068647A (ko) 반도체 소자의 제조 방법
JP2008192890A (ja) 半導体装置およびその製造方法