JP2008066689A - 半導体素子の製造方法 - Google Patents
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Abstract
【課題】ゲートとゲート間の空間を誘電率の低い空気層で形成し、お互い隣接したゲートとゲート間の干渉キャパシタンスを減少させるための半導体素子の製造方法を提供すること。
【解決手段】フローティングゲート、誘電体膜、コントロールゲート、タングステンシリサイド膜及びハードマスク膜の積層構造からなるゲートが形成された半導体基板を提供する工程と、前記ゲートの間に前記ゲートより低い高さまで犠牲絶縁膜を形成する工程と、前記露出されたゲートの側壁にスペーサを形成するが、前記スペーサの間に前記犠牲絶縁膜の一部が露出される工程と、前記犠牲絶縁膜を除去して前記スペーサの下に空間を形成する工程と、前記スペーサ間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記ゲート同士の間に空気層を形成する工程とを含む半導体素子の製造方法を提供する。
【選択図】 図1G
【解決手段】フローティングゲート、誘電体膜、コントロールゲート、タングステンシリサイド膜及びハードマスク膜の積層構造からなるゲートが形成された半導体基板を提供する工程と、前記ゲートの間に前記ゲートより低い高さまで犠牲絶縁膜を形成する工程と、前記露出されたゲートの側壁にスペーサを形成するが、前記スペーサの間に前記犠牲絶縁膜の一部が露出される工程と、前記犠牲絶縁膜を除去して前記スペーサの下に空間を形成する工程と、前記スペーサ間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記ゲート同士の間に空気層を形成する工程とを含む半導体素子の製造方法を提供する。
【選択図】 図1G
Description
本発明は、半導体素子の製造方法に係り、特にゲートとゲート間の干渉キャパシタンス(interference capacitance)を減少させるための半導体素子の製造方法に関する。
現在、NANDフラッシュメモリの製造方法において、素子の高集積化に伴い、単位アクティブ領域とフィールド領域が形成される空間は減少しつつある。したがって、狭いアクティブ空間内に、フローティングゲートを含んだ誘電体膜、コントロールゲートを形成することにより、ゲートとゲート間の距離が近くなって干渉キャパシタンスがますます問題視されている。
伝導体間の干渉キャパシタンス値は次式C=ε×A/dによって求めることができる。ここで、εは誘電率を示し、Aは面積を示し、dは距離を示す。したがって、干渉キャパシタンス値を求める式によると、距離が近ければ近いほど、面積が増加すればするほど、誘電率が増加すればするほど、干渉キャパシタンス値Cは増加する。
また、ゲート間の距離が近くなると、ゲート間の干渉キャパシタンスが増加して素子の読取速度が減少する。
そこで、本発明は、かかる問題点を解決するために創案されたもので、その目的とするところは、ゲートとゲート間の空間を誘電率の低い空気層で形成し、お互い隣接したゲートとゲート間の干渉キャパシタンスを減少させるための半導体素子の製造方法を提供することにある。
上記課題を解決するために、本発明の一実施例に係る半導体素子の製造方法は、フローティングゲート、誘電体膜、コントロールゲート、タングステンシリサイド膜及びハードマスク膜の積層構造からなるゲートが形成された半導体基板を提供する工程と、
前記ゲートの間に前記ゲートより低い高さまで犠牲絶縁膜を形成する工程と、
前記露出されたゲートの側壁にスペーサを形成するが、前記スペーサの間に前記犠牲絶縁膜の一部が露出される工程と、
前記犠牲絶縁膜を除去して前記スペーサの下に空間を形成する工程と、
前記スペーサ間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記ゲート同士の間に空気層を形成する工程と、
を含むことを特徴とするものである。
前記ゲートの間に前記ゲートより低い高さまで犠牲絶縁膜を形成する工程と、
前記露出されたゲートの側壁にスペーサを形成するが、前記スペーサの間に前記犠牲絶縁膜の一部が露出される工程と、
前記犠牲絶縁膜を除去して前記スペーサの下に空間を形成する工程と、
前記スペーサ間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記ゲート同士の間に空気層を形成する工程と、
を含むことを特徴とするものである。
前記において、犠牲絶縁膜は、O2プラズマで除去することが可能な物質で形成する。
犠牲絶縁膜は、タングステンシリサイド側壁の一部または全体が露出されるように形成する。
犠牲絶縁膜は、アモルファス−カーボン、SOC、i−ラインフォトレジスト膜で形成する。
犠牲絶縁膜を形成する段階は、全体構造上に犠牲絶縁膜を形成した後、エッチバック工程で犠牲絶縁膜をエッチングしてゲートの間にのみ残留させながらゲートの上部側壁を露出させる。
スペーサは、犠牲絶縁膜とはエッチング選択比が異なる。
スペーサは、200℃〜400℃の温度でPECVD方式を用いて絶縁膜としての酸化膜または窒化膜で形成する。
スペーサは、ドライエッチング工程で形成される。
スペーサ形成工程の際にゲートの上部に絶縁膜の一部が残留する。
犠牲絶縁膜は、O2プラズマを用いて除去する。
絶縁膜は、高温のファーネスを用いて酸化膜で形成する。
本発明の一実施例に係る半導体素子の製造方法は、伝導性ラインが所定のパターンで形成された半導体基板を提供する段階と、前記伝導性ライより低い高さまで犠牲絶縁膜を形成する段階と、前記犠牲絶縁膜の上部の前記伝導性ラインの側壁にスペーサを形成する段階と、前記犠牲絶縁膜を除去する段階と、前記スペーサの間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記伝導性ライン同士の間に空気層を形成する段階とを含むことを特徴とする。
前記において、 犠牲絶縁膜は、O2プラズマで除去することが可能な物質で形成する。
犠牲絶縁膜は、タングステンシリサイド側壁の一部または全体が露出されるように形成する。
犠牲絶縁膜は、アモルファス−カーボン、SOC、i−ラインフォトレジスト膜で形成する。
犠牲絶縁膜を形成する段階は、全体構造の上部に犠牲絶縁膜を形成した後、エッチバック工程で犠牲絶縁膜をエッチングしてゲートの間にのみ残留させながらゲートの上部側壁を露出させる。
スペーサは、犠牲絶縁膜とはエッチング選択比が異なる。
スペーサは、200℃〜400℃の温度でPECVD方式を用いて絶縁膜としての酸化膜または窒化膜で形成する。
スペーサは、ドライエッチング工程で形成される。
スペーサ形成工程の際に伝導性ラインの上部に絶縁膜の一部が残留する。
犠牲絶縁膜は、O2プラズマを用いて除去する。
絶縁膜は、高温のファーネスを用いて酸化膜で形成する。
上述した本発明に係る効果は、次のとおりである。
1)スペーサの下の空間を誘電率の低い空気層に形成することにより、互いに隣接したゲートとゲート間の干渉キャパシタンスを減少させることができる。
2)ゲートとゲート間の干渉キャパシタンスを減少させることにより、素子の読み取り速度を増加させることができる。
以下に添付図面を参照しながら、本発明の好適な実施例を詳細に説明する。
図1A〜図1Gは本発明の一実施例に係る半導体素子の製造方法を説明するための断面図である。
図1Aを参照すると、半導体基板100上に多数のゲート114のような伝導性ラインを所定の間隔で形成する。例えば、素子分離膜が形成された半導体基板100の上部にトンネル酸化膜102、フローティングゲート用第1ポリシリコン膜104、誘電体膜106、コントロールゲート用第2ポリシリコン膜108、タングステンシリサイド膜110及びハードマスク膜112を順次形成した後、露光及び現像工程によってハードマスク膜112、タングステンシリサイド膜110、第2ポリシリコン膜108、誘電体膜106及び第1ポリシリコン膜104を順次エッチングしてゲート114を形成することができる。
図1Bを参照すると、ゲート114をマスクとしてイオン注入工程を行い、半導体基板100内にソース及びドレイン接合(図示せず)を形成した後、ゲート114とゲート114との間が埋め込まれるように全体構造の上部に犠牲絶縁膜116を形成する。この際、犠牲絶縁膜116は、O2プラズマを用いて除去することが可能な物質で形成することが好ましく、例えばアモルファスカーボン(amorphous carbon;a−C)、SOC(Spin On Coating)、またはiラインフォトレジスト膜で形成することができる。
図1Cを参照すると、犠牲絶縁膜116がゲート114同士の間にゲート114より低い高さで残留するように、犠牲絶縁膜116をエッチングする。この際、犠牲絶縁膜116は、エッチバック工程でエッチングすることができ、タングステンシリサイド膜110の側壁の一部または全部が露出される程度にエッチングすることが好ましい。これにより、ハードマスク112とタングステンシリサイド膜110の側壁の一部または全部が露出される。
図1Dを参照すると、全体構造の上部にスペーサ用第1絶縁膜118を形成する。この際、第1絶縁膜118は、犠牲絶縁膜116とはエッチング選択比の異なる物質で形成することが好ましく、200℃〜400℃の温度でPECVD(Plasma Enhanced Chemical Vapor Deposition)方式を用いて酸化膜または窒化膜で形成することができる。
図1Eを参照すると、ドライエッチング工程で第1絶縁膜118をエッチングし、犠牲絶縁膜116より高く突出したゲート114の側壁にスペーサ120を形成する。一方、後続の犠牲絶縁膜除去過程において、ハードマスク112がエッチングされながらタングステンシリサイド層110が露出されることを防止するために、スペーサ120の形成のためのエッチング工程の際に、第1絶縁膜118がハードマスク112上に所定の厚さだけ残留するように第1絶縁膜118をエッチングすることもできる。一方、スペーサ120が形成されながらスペーサ120の間に犠牲絶縁膜116の一部が露出される。
図1Fを参照すると、スペーサ120の下部のゲート114同士の間に残留する犠牲絶縁膜116を除去する。これにより、スペーサ120の下部のゲート114の間に空間が形成される。この際、犠牲絶縁膜116は、O2プラズマを用いて除去する。犠牲絶縁膜116の除去工程の際に、スペーサー120はエッチング選択比の差異によって損失されない。
図1Gを参照すると、全体構造の上部に第2絶縁膜122を形成する。この際、第2絶縁膜122は500℃〜900℃の温度の高温のファーネスを用いて酸化膜で形成する。第2絶縁膜122の形成の際、スペーサ120の下の空間が第2絶縁膜122で埋め込まれる前に、スペーサ120の表面に第2絶縁膜122が形成されながらスペーサ120の間の空間が塞がるため、スペーサ120の下の区間には第2絶縁膜122が殆ど形成されない。したがって、スペーサ120の下部のゲート114同士の間には空気層aが形成される。
上述したように、スペーサ120の下のゲート114間の空間を誘電率の低い空気層aに形成することにより、互いに隣接したゲート114とゲート114間の干渉キャパシタンスを減少させることができる。
本発明の技術思想は前記好適な実施例によって具体的に述べられたが、これらの実施例は本発明を説明するためのもので、制限するものではないことに留意すべきである。また、本発明の属する技術分野における通常の知識を有する者であれば、本発明の技術思想の範囲内において多様な変形実施が可能であることを理解できるであろう。
100 半導体基板
102 トンネル酸化膜
104 第1ポリシリコン膜
106 誘電体膜
108 第2ポリシリコン膜
110 タングステンシリサイド膜
112 ハードマスク膜
114 ゲート
116 犠牲絶縁膜
118 第1絶縁膜
120 スペーサ
122 第2絶縁膜
a 空気層
102 トンネル酸化膜
104 第1ポリシリコン膜
106 誘電体膜
108 第2ポリシリコン膜
110 タングステンシリサイド膜
112 ハードマスク膜
114 ゲート
116 犠牲絶縁膜
118 第1絶縁膜
120 スペーサ
122 第2絶縁膜
a 空気層
Claims (13)
- フローティングゲート、誘電体膜、コントロールゲート、タングステンシリサイド膜及びハードマスク膜の積層構造からなるゲートが形成された半導体基板を提供する工程と、
前記ゲートの間に前記ゲートより低い高さまで犠牲絶縁膜を形成する工程と、
前記露出されたゲートの側壁にスペーサを形成するが、前記スペーサの間に前記犠牲絶縁膜の一部が露出される工程と、
前記犠牲絶縁膜を除去して前記スペーサの下に空間を形成する工程と、
前記スペーサ間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記ゲート同士の間に空気層を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。 - 伝導性ラインが所定のパターンで形成された半導体基板を提供する工程と、
前記伝導性ラインより低い高さまで犠牲絶縁膜を形成する工程と、
前記犠牲絶縁膜の上部の前記伝導性ラインの側壁にスペーサを形成する工程と、
前記犠牲絶縁膜を除去する工程と、
前記スペーサの間の空間が塞がるように絶縁膜を形成して前記スペーサの下部の前記伝導性ライン同士の間に空気層を形成する工程と、
を含むことを特徴とする半導体素子の製造方法。 - 前記犠牲絶縁膜は、O2プラズマで除去することが可能な物質で形成することを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記犠牲絶縁膜は、前記タングステンシリサイド側壁の一部または全体が露出されるように形成することを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記犠牲絶縁膜は、アモルファス−カーボン、SOC、i−ラインフォトレジスト膜で形成することを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記犠牲絶縁膜を形成する工程は、
全体構造上に前記犠牲絶縁膜を形成する工程と、
エッチバック工程で前記犠牲絶縁膜をエッチングして前記ゲートの間にのみ残留させながら前記ゲートの上部側壁を露出させる工程と、
をさらに含むことを特徴とする請求項1または2に記載の半導体素子の製造方法。 - 前記スペーサは、前記犠牲絶縁膜とはエッチング選択比が異なることを特徴とする請求項1または2に記載の半導体素子の製造方法。。
- 前記スペーサは、200℃〜400℃の温度でPECVD方式を用いて絶縁膜としての酸化膜または窒化膜で形成することを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記スペーサは、ドライエッチング工程で形成されることを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記スペーサ形成工程の際に、前記ゲートの上部に前記絶縁膜の一部が残留することを特徴とする請求項1または8に記載の半導体素子の製造方法。
- 前記スペーサ形成工程の際に、前記伝導性ラインの上部に前記絶縁膜の一部が残留することを特徴とする請求項2または8に記載の半導体素子の製造方法。
- 前記犠牲絶縁膜は、O2プラズマを用いて除去することを特徴とする請求項1または2に記載の半導体素子の製造方法。
- 前記絶縁膜は、500℃〜900℃の温度の高温のファーネスを用いて酸化膜で形成することを特徴とする請求項1または2に記載の半導体素子の製造方法。
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