JP5485309B2 - 半導体装置及びその製造方法 - Google Patents
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Description
そのため、隣接する配線同士の間に空隙(エアギャップ)を設け、隣接する配線同士の間におけるリークの抑制を図る技術が提案されている。
しかしながら、隣接する配線同士の間に空隙を設けると、空隙の頂部近傍において応力集中が生じやすくなるので、機械的強度が低下するおそれがある。
また、半導体装置には、不揮発性半導体記憶装置などの半導体記憶装置や、マイクロプロセッサなどのロジック半導体装置などがあるが、ここでは一例として、半導体装置が不揮発性半導体記憶装置の一種であるフラッシュメモリである場合を例に挙げて説明する。
図1は、第1の実施形態に係る半導体装置を例示するための模式図である。
なお、図1(a)は半導体装置を例示するための模式断面図、図1(b)は図1(a)におけるA部の模式拡大図である。
フラッシュメモリである半導体装置1には、データを記憶するメモリセルが形成されたメモリ領域と、メモリ領域のメモリセルを駆動する周辺回路が形成された周辺回路領域とが設けられる。ここでは一例として、メモリ領域についての例示をする。
メモリセルは、周囲が図示しない素子分離絶縁膜で囲まれたアクティブエリア(素子形成領域;活性領域)の上に設けられている。
本実施の形態においては、半導体装置1がフラッシュメモリであるため、トンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5がメモリセルを構成する。
浮遊ゲート3は、トンネル絶縁膜2の上に設けられている。浮遊ゲート3は、例えば、厚み寸法が10nm〜500nm程度のポリシリコン膜などを用いたものとすることができる。この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm3〜1021atoms/cm3程度の濃度となるようにドープされたものとすることができる。
あるいは、形成されたポリシリコン膜の上にW、Ni、Mo、Ti、Coなどの金属膜を形成し、その後、熱処理を行いシリサイド膜とすることで、シリサイド膜とポリシリコン膜とが積層された積層構造を有する制御ゲート5とすることもできる。
配線7は、複数のメモリセルの上方にそれぞれ設けられている。
配線7は、例えば、ワード線とすることができる。配線7は、例えば、厚み寸法が10nm〜500nm程度のタングステン膜などを用いたものとすることができる。
空隙制御部8は、隣接する配線7同士の間におけるリークを抑制するために設けられている。また、空隙制御部8は、空隙12の頂部12a近傍に発生する応力を緩和するために設けられている。また、空隙制御部8は、空隙12の頂部12aの位置を制御するために設けられている。
なお、空隙制御部8によるリークの抑制、空隙12の頂部12a近傍に発生する応力の緩和、空隙12の頂部12aの位置の制御に関する詳細は後述する。
層間絶縁膜10は、例えば、シリコン酸化膜や、シリコン窒化膜などを用いたものとすることができる。
この場合、隣接するメモリセル同士の間、および、隣接する配線7同士の間には空隙12が設けられている。
また、空隙12の頂部12aは、隣接する空隙制御部8同士の間であって、空隙制御部8の下面位置と上面位置との間に設けられている。
なお、頂部12aの位置に関する詳細は後述する。
配線7のピッチ寸法が短くなると、隣接する配線7同士の間においてリークが発生しやすくなる。そのため、隣接する配線7同士の間に空隙12を設けることで、隣接する配線7同士の間におけるリークを抑制するようにしている。
ところが、配線7のピッチ寸法がさらに短くなると、隣接する配線7同士の間におけるリークの抑制が不充分となる場合がある。
すなわち、リーク電流Lは、空隙12の頂部12aの上方を回り込むようにして流れるものと考えられる。
そのため、空隙12の頂部12aの位置が配線7の上面より上方となるようにすれば、リーク電流Lが流れる距離が長くなり電気抵抗が増加することになるので、リーク電流Lを抑制することができる。
例えば、半導体装置1の製造工程において、CMP(Chemical Mechanical Polishing)法を用いた平坦化などを行うと頂部12a近傍に応力が集中しやすくなる。また、各種の熱処理などを行うと頂部12a近傍に熱応力が集中しやすくなる。
そのため、半導体装置1においては、空隙制御部8を設けることで頂部12a近傍に発生する応力を緩和するようにしている。
しかしながら、空隙12の頂部12aが空隙制御部8の上面よりも上方に設けられていると、頂部12a近傍に発生する応力を緩和することが難しくなる。
そのため、半導体装置1においては、空隙12の頂部12aは、隣接する空隙制御部8同士の間であって、空隙制御部8の下面位置と上面位置との間に設けられている。
また、空隙制御部8の上面位置よりも下方に空隙12の頂部12aを設けることで、頂部12a近傍に発生する応力を緩和するようにしている。
例えば、成膜条件を調整することで、埋め込み性の悪い成膜を行い空隙12を形成することができる。
しかしながら、成膜条件を調整するだけで空隙12を形成するようにすると、空隙12の頂部12aの位置がばらつくことになる。
このようにすれば、隣接する空隙制御部8同士の間における寸法S1が隣接する配線7同士の間の寸法S2よりも短くなる。
そのため、層間絶縁膜10を設ける際に隣接する積層体20同士の間が埋め込まれにくくなるので、空隙12の頂部12aの位置制御が容易となる。
その結果、空隙12の頂部12aの位置のばらつきを抑制することができるので、隣接する配線7同士の間におけるリーク、および機械的強度の低下を効果的に抑制することができる。
本発明者らの得た知見によれば、空隙制御部8の幅寸法W1は、配線7の幅寸法W2の1.05倍以上とすることが好ましい。
その様にすれば、空隙12の頂部12aの位置制御が容易となる。
空隙制御部8の厚み寸法Hを長くしすぎると、アスペクト比が大きくなるので積層体20の加工が困難となるおそれがある。
本発明者らの得た知見によれば、空隙制御部8の厚み寸法Hは、5nm以上、50nm以下とすることが好ましい。
その様にすれば、空隙12の頂部12aの位置制御と、積層体20の加工とを容易とすることができる。
例えば、空隙制御部の断面形状は台形や六角形などの他の多角形とすることもできる。 図2は、他の実施形態に係る空隙制御部を例示するための模式断面図である。
図2(a)は、空隙制御部18の断面形状が等脚台形の場合である。
この場合、空隙制御部18の幅寸法W11が配線7の幅寸法W2よりも長くなっている。
そのため、隣接する空隙制御部18同士の間における寸法S1が隣接する配線7同士の間の寸法S2よりも短くなる。
この場合、空隙制御部28の幅寸法W12が配線7の幅寸法W2よりも長くなっている。
そのため、隣接する空隙制御部28同士の間における寸法S1が隣接する配線7同士の間の寸法S2よりも短くなる。
例えば、図2(a)に例示をしたものの場合には、角部18aの位置の近傍に空隙12の頂部12aが形成されやすくなる。
図2(b)に例示をしたものの場合には、角部28aの位置の近傍に空隙12の頂部12aが形成されやすくなる。
この場合、空隙12の頂部12aをより上方に形成すれば、リーク電流Lをより抑制することができる。
一方、空隙12の頂部12aを空隙制御部の下面位置と上面位置との間に形成すれば、頂部12a近傍に発生する応力を緩和できることに大きな違いはない。
そのため、空隙制御部28のように、下面位置と上面位置との間に角部を有するような断面形状とすることがより好ましい。
また、複数の層が積層された空隙制御部とする場合には、空隙制御部の断面を所定の形状に加工する際の加工性を考慮することができる。
例えば、空隙制御部は、エッチングレートの異なる複数の層を有するものとすることができる。ここで、「エッチングレート」が「異なる」とは、少なくとも特定のエッチングによるエッチング速度が異なることを意味する。したがって、例えば、あるエッチング方法あるいはエッチング条件によるエッチング速度が2層のあいだで同一であっても、他のエッチング方法あるいはエッチング条件によるエッチング速度が2層のあいだで異なる場合には、これら2層は、「エッチングレート」が「異なる」こととなる。
この場合、複数の層は、隣接する層のエッチングレートが互いに異なるものとすることができる。
そして、例えば、層28bと層28dとのエッチングレートが同等となるようにし、層28cのエッチングレートが層28bと層28dとのエッチングレートよりも低くなるようにする。
その様にすれば、層28bと層28dとがエッチングされやすくなるので、空隙制御部28の断面を六角形に加工することが容易となる。
この場合、下方の層になるほどエッチングレートが低くなるようにすれば、空隙制御部18の断面を等脚台形に加工することが容易となる。
なお、エッチングレートは、各層を成膜する際の材料を変えることなどにより変化させることができる。
また、空隙制御部の断面形状を台形や六角形などの多角形とする場合には、空隙制御部の側面(隣接する空隙制御部に面する側の面)が空隙制御部の下面に対してなす角度が所定の範囲内となるようにすることが好ましい。
なお、空隙制御部の側面に面が複数ある場合には、最も上方にある面が空隙制御部の下面に対してなす角度が所定の範囲内となるようにすることが好ましい。
その様にすれば、角部18a、28aの位置の近傍に空隙12の頂部12aがより形成されやすくなる。
次に、第2の実施形態に係る半導体装置の製造方法を例示する。
図3は、第2の実施形態に係る半導体装置の製造方法を例示するための模式工程断面図である。
なお、図3は、前述した半導体装置1を製造する場合である。
また、半導体装置1の製造においては、ソース・ドレイン領域13、保護膜、コンタクト、周辺回路なども形成されるが、これらの形成には既知の技術を適用することができる。
そのため、ここでは、これらの説明は省略するものとし、主にメモリセルの部分の形成について例示をする。
トンネル絶縁膜2となる膜の形成は、例えば、熱酸化法などを用いて行うことができる。
トンネル絶縁膜2となる膜は、例えば、厚み寸法が3nm〜15nm程度のシリコン酸化膜やシリコン酸窒化膜などとすることができる。
浮遊ゲート3となる膜の形成は、例えば、LPCVD(Low Pressure Chemical Vapor Deposition)法などを用いて行うことができる。
浮遊ゲート3となる膜は、例えば、厚み寸法が10nm〜500nm程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リンやヒ素などが、1018atoms/cm3〜1021atoms/cm3程度の濃度となるようにドープされたものとすることができる。
また、浮遊ゲート3となる膜を形成した後に、所望のアニール処理を行うようにすることができる。
ゲート間絶縁膜4となる膜の形成は、例えば、LPCVD法などを用いて行うことができる。
ゲート間絶縁膜4となる膜は、例えば、厚み寸法が5nm〜30nm程度のシリコン酸化膜、シリコン酸窒化膜、ONO膜などとすることができる。
制御ゲート5となる膜の形成は、例えば、LPCVD法などを用いて行うことができる。
制御ゲート5となる膜は、例えば、厚み寸法が10nm〜500nm程度のポリシリコン膜などとすることができる。
この場合、導電性を得るために、例えば、リン、ヒ素、ボロンなどが、1018atoms/cm3〜1021atoms/cm3程度の濃度となるようにドープされたものとすることができる。
バリア膜6となる膜の形成は、例えば、CVD(Chemical Vapor Deposition)法などを用いて行うことができる。
バリア膜6となる膜は、例えば、厚み寸法が5nm〜15nm程度の窒化タングステン膜などとすることができる。
空隙制御部8となる膜の形成は、例えば、CVD法などを用いて行うことができる。
空隙制御部8となる膜は、例えば、厚み寸法が5nm以上、50nm以下のシリコン窒化膜とすることができる。
後述するように、マスク8aは空隙制御部8となる。
空隙制御部8となる膜のエッチング加工は、例えば、RIE(Reactive Ion Etching)法を用いて行うことができる。
空隙制御部8となる膜をエッチング加工する際には、空隙制御部8となる膜の上に設けられたレジストマスクをエッチングマスクとして空隙制御部8となる膜をエッチング加工してマスク8aを形成する。
この様にして、図3(a)に示すような積層体20aを形成することができる。すなわち、トンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5、バリア膜6、配線7、マスク8aからなる積層体20aを形成することができる。
すなわち、本実施形態に係る半導体装置1の製造方法は、シリコンを含む基板11の上方に複数の配線7を形成する工程を有する。
この際、マスク8aが幅寸法W1を有する空隙制御部8となるように加工する。また、配線7が幅寸法W2を有するように加工する。
この様な加工を行うことでトンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5、バリア膜6、配線7、空隙制御部8が積層された積層体20が形成される。
なお、幅寸法W1、W2については、前述したものと同様とすることができるので、これらの説明は省略する。
この様な加工は、例えば、ウェットエッチング法などを用いて行うことができる。
ウエットエッチング法としては、例えば、ウェットエッチャントとして過酸化水素水を用いるものを例示することができる。
前述した空隙制御部28の場合には、層28cのエッチングレートが層28bと層28dとのエッチングレートよりも低くなっている。そのため、トンネル絶縁膜2、浮遊ゲート3、ゲート間絶縁膜4、制御ゲート5、バリア膜6、配線7をウェットエッチングする際に空隙制御部28の断面が六角形となる。
この場合、本実施形態に係る半導体装置1の製造方法は、エッチングレートの異なる複数の層を積層する工程をさらに備え、前述した空隙制御部を形成する工程において、積層された複数の層から空隙制御部を形成することができる。
絶縁膜9の形成は、例えば、ALD(Atomic Layer Deposition)法などを用いて行うことができる。
絶縁膜9は、例えば、厚み寸法が2nm〜20nm程度のシリコン酸化膜などを用いたものとすることができる。
層間絶縁膜10は、例えば、シリコン酸化膜や、シリコン窒化膜などを用いたものとすることができる。
層間絶縁膜10の形成は、例えば、PECVD(Plasma-Enhanced Chemical Vapor Deposition)法を用いて行うことができる。
この場合、空隙制御部8の幅寸法W1が配線7の幅寸法W2よりも長くなっているので、層間絶縁膜10を形成する際に、隣接する積層体20同士の間が埋め込まれにくくなる。そのため、積層体20同士の間に空隙12を形成することができる。
そのため、空隙制御部8の下面位置と上面位置との間に空隙12の頂部12aを設けることが容易となる。
また、空隙制御部の断面形状を台形や六角形などとすれば、角部の位置の近傍に空隙12の頂部12aが形成されやすくなる。そのため、空隙12の頂部12aの位置制御がさらに容易となる。
なお、空隙12の頂部12aの位置制御などに関する詳細は前述したものと同様のため詳細な説明は省略する。
そして、空隙制御部8の上方を覆うように層間絶縁膜10を形成する工程において、隣接する複数の配線7同士の間には空隙12が形成され、空隙12の頂部12aは、隣接する空隙制御部8同士の間であって、空隙制御部8の下面位置と上面位置との間に形成される。
層間絶縁膜10を形成する際に埋め込み性が悪くなるようにすれば、積層体20同士の間に空隙12を形成することがさらに容易となる。
以上のようにして、半導体装置1を製造することができる。
隣接する配線を有する半導体装置に広く適用することができる。
以上、本発明のいくつかの実施形態を例示したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更などを行うことができる。これら実施形態やその変形例は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
Claims (11)
- シリコンを含む基板と、
前記基板の上方に設けられる複数の配線と、
前記複数の配線の上に設けられ、前記配線の幅寸法よりも長い幅寸法を有し、シリコン窒化物を含む空隙制御部と、
を備え、
隣接する前記複数の配線同士の間には、空隙が設けられ、
前記空隙の頂部は、隣接する前記空隙制御部同士の間であって、前記配線の上面よりも上方、且つ、前記空隙制御部の下面位置と上面位置との間に設けられている半導体装置。 - 前記空隙制御部の側面が前記空隙制御部の下面に対してなす角度は、86°以下である請求項1記載の半導体装置。
- 前記空隙制御部の厚み寸法は、5nm以上、50nm以下である請求項1または2に記載の半導体装置。
- 前記空隙制御部の幅寸法は、前記配線の幅寸法の1.05倍以上である請求項1〜3のいずれか1つに記載の半導体装置。
- 前記空隙制御部は、エッチングレートの異なる複数の層を有する請求項1〜4のいずれか1つに記載の半導体装置。
- 前記複数の層は、隣接する層のエッチングレートが互いに異なる請求項5記載の半導体装置。
- 前記基板と、前記配線と、の間に設けられるメモリセルをさらに備える請求項1〜6のいずれか1つに記載の半導体装置。
- 前記配線は、ワード線である請求項7記載の半導体装置。
- 前記空隙制御部と前記空隙との上に設けられた層間絶縁膜をさらに備え、
前記層間絶縁膜は、シリコン酸化物を含む請求項1〜8のいずれか1つに記載の半導体装置。 - シリコンを含む基板の上方に複数の配線を形成する工程と、
前記複数の配線の上に、前記配線の幅寸法よりも長い幅寸法を有し、シリコン窒化物を含む空隙制御部を形成する工程と、
前記空隙制御部の上方を覆うように層間絶縁膜を形成する工程と、
を備え、
前記空隙制御部の上方を覆うように層間絶縁膜を形成する工程において、
隣接する前記複数の配線同士の間に空隙を形成し、
前記空隙の頂部を、隣接する前記空隙制御部同士の間であって、前記配線の上面よりも上方、且つ、前記空隙制御部の下面位置と上面位置との間に形成する半導体装置の製造方法。 - エッチングレートの異なる複数の層を積層する工程をさらに備え、
前記複数の配線の上に、前記配線の幅寸法よりも長い幅寸法を有する空隙制御部を形成する工程において、
前記積層された複数の層から前記空隙制御部を形成する請求項10記載の半導体装置の製造方法。
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