JP4751083B2 - 半導体装置およびその製造方法 - Google Patents
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Description
この特許文献1に開示されている方法によれば、先に下層の層間絶縁膜に溝を形成し、その後配線層を堆積し、次に溝に沿って配線層をエッチングすることで配線パターンを形成し、最後に配線パターン間に層間絶縁膜を堆積することで、配線パターンの上端から下端全体にわたるボイドを形成し、配線間容量を低減させている。
本発明は、上記事情に鑑みてなされたもので、その目的は、配線間容量を抑制できる半導体装置およびその製造方法を提供することにある。
以下、本発明を第1の実施形態について図1ないし図5を参照しながら説明する。尚、図1ないし図5については、掲載面に対して奥行方向に略同一構成が形成されている。
図1は、隣接した複数の配線部間の構造を模式的に示している。この図1において、半導体装置1は、図1に示す配線構造2を備えている。この配線構造2は、下層側の絶縁層3と、平面方向に隣接するように並設された複数の配線部4と、隣接する配線部4間に対して当該配線部4を電気的に絶縁するように形成された絶縁層5と、配線部4間の絶縁層5中に形成されたボイド6とを備えている。
ボイド6は、その上端部6aが配線部4の上面よりも下方に位置するように形成されていると共に、その上端部6aがバリアメタル層4cの下面部4caの形成面よりも上方に位置するように形成されている。すなわち、ボイド6は、その少なくとも一部が金属配線層4bおよびバリアメタル層4c間の界面よりも上方に形成されている。
またボイド6は、その下端部6bが配線部4の下面よりも上方に位置するように形成されている。またボイド6は、その下端部6bがバリアメタル層4aの上面部4aaの形成面よりも下方に位置するように形成されている。すなわち、ボイド6は、その少なくとも一部が、金属配線層4bおよびバリアメタル層4a間の界面よりも下方に形成されている。ボイド6は、隣接する2つの配線部4間に挟まれるように形成されている。
以下、図2ないし図5を参照しながら、上記構成の製造工程について説明を行う。
図2に示すように、下側の絶縁層11の上に下側のバリアメタル層12を形成する。このバリアメタル層12は、例えばTiN/Tiの積層構造により例えば20nmの膜厚で形成されており、バリアメタル層4aを形成するための層である。このバリアメタル層12の上に金属層13を形成する。この金属層13は、例えばAl材料により130nm膜厚で形成されており、金属配線層4bを形成するための層である。
次に、図5に示すように、隣接する配線部4間に絶縁層5を埋込み形成する。このとき、HDP−CVD(High-Density-Plasma Chemical Vapor Deposition)法により絶縁層5を埋込み形成する。
すなわち、バリアメタル層4c上に対して山状に絶縁層15が残留した状態から絶縁層5を埋込み形成するため、アスペクト比が従来に比較して高くなり埋込性が悪化する。このことにより、図5に示すように、絶縁層5を薄膜部5aとして金属配線層4bの側面の略全体に均一な膜厚で薄く形成し、ボイド6を横方向(水平方向)に大きく構成する。
また、絶縁層5を埋込み形成する工程においては、絶縁層5の埋込処理と当該埋込処理により埋込まれた領域の間口を広げるためのスパッタ処理とを繰り返し行うことにより絶縁層5を埋込み形成しているため、大きなボイド6を容易に形成できるようになる。
この場合、埋込処理対スパッタ処理の膜処理速度比率を10対1としているため、大きなボイド6を容易に形成することができる。成膜時のガス流量をSiH4/O2=90/360[sccm]にしているため、大きなボイド6を容易に形成することができる。
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形もしくは拡張が可能である。
ボイド6の外周の一部が、金属層13およびバリアメタル層12間の界面よりも下方、および金属層13およびバリアメタル層14間の界面よりも上方、の何れにも形成されている実施形態を示したが、これに限定されるものではなく、何れか一方のみに形成されていれば良い。この場合にも容量値を抑制することができると共に容量値のバラツキを抑制できる。
Claims (5)
- それぞれ金属配線層と、この金属配線層の下部に形成された下側バリアメタル層と、前記金属配線層の上部に形成された上側バリアメタル層とからなり、所定方向に沿って複数併設された配線部であって、前記金属配線層の第1の上端の第1の幅寸法が前記金属配線層の第1の下端の第2の幅寸法より小さい台形状の断面を有し、前記下側バリアメタル層は前記金属配線層の前記第2の幅寸法より大きい第3の幅寸法を有し、前記上側バリアメタル層は前記金属配線層の前記第1の幅寸法より大きくかつ前記下側バリアメタル層の前記第3の幅寸法より小さい第4の幅寸法を有する配線部と、
前記配線部間にボイドが生じるよう前記各配線部を覆う絶縁層とを備え、
前記ボイドの第2の上端は前記上側バリアメタル層の上面と前記金属配線層の前記第1の上端の間に対応する位置に位置し、前記ボイドの第2の下端は前記下側バリアメタル層の下面と前記金属配線層の前記第1の下端の間に対応する位置に位置し、前記金属配線層の側面には均一に前記絶縁膜が形成されることを特徴とする半導体装置。 - 前記上側バリアメタル層および前記下側バリアメタル層は、それぞれ矩形状の断面形状を有することを特徴とする請求項1記載の半導体装置。
- 前記ボイドの前記金属配線層の前記第1の上端に対応する位置の幅寸法は、前記金属配線層の前記第1の下端に対応する位置の幅寸法より大きいことを特徴とする請求項1または2記載の半導体装置。
- 下側絶縁層の上に下側バリアメタル層となる第1の導電層を形成する工程と、
この第1の導電層の上に金属配線層となる第2の導電層を形成する工程と、
この第2の導電層の上に上側バリアメタル層となる第3の導電層を形成する工程と、
この第3の導電層の上にマスクパターンを形成する工程と、
前記マスクパターンをマスクとして第1乃至第3の導電層をドライエッチングし、第1の上端の第1の幅寸法が第1の下端の第2の幅寸法より小さい断面台形状の前記金属配線層と、前記金属配線層の前記第2の幅寸法より大きい第3の幅寸法を有する下側バリアメタル層と、前記金属配線層の前記第1の幅寸法より大きくかつ前記下側バリアメタル層の前記第3の幅寸法より小さい第4の幅寸法を有する上側バリアメタル層とからなる複数の配線層を形成する工程と、
HDP−CVD法により前記配線層間にボイドが生じるように絶縁層を埋め込む工程であって、前記ボイドの第2の上端が前記上側バリアメタル層の上面と前記金属配線層の前記第1の上端の間に対応する位置に位置し、前記ボイドの第2の下端が前記下側バリアメタル層の下面と前記金属配線層の前記第1の下端の間に対応する位置に位置し、前記金属配線層の側面には均一に前記絶縁膜が形成されるよう前記絶縁膜を埋め込む工程とを備えたことを特徴とする半導体装置の製造方法。 - 前記第3の導電層と前記マスクパターンとの間に絶縁性保護膜を形成する工程を備えたことを特徴とする請求項4記載の半導体装置の製造方法。
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