JP2006049409A

JP2006049409A - 多層配線の形成方法及び、電子デバイスの製造方法

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Publication number: JP2006049409A
Application number: JP2004225161A
Authority: JP
Inventors: Yutaka Sato; 佐藤　　裕
Original assignee: Seiko Epson Corp
Current assignee: Seiko Epson Corp
Priority date: 2004-08-02
Filing date: 2004-08-02
Publication date: 2006-02-16

Abstract

【課題】第１絶縁膜に対するオーバエッチングを防止できるようにした多層配線の形成方法及び、電子デバイスの製造方法を提供する。
【解決手段】
半導体基板１に多層配線５０を形成する方法であって、コンタクトホールＨ内に第１プラグ電極１３を形成した後、この第１プラグ電極１３の上面と接触するようにＩＬＤ１１上に第１アルミ配線１７を形成する。次に、この第１アルミ配線１７を覆うようにＩＬＤ１１上にエッチングストップ層１５を形成し、さらに、このエッチングストッパ層１５上にＩＭＤ２１を形成する。コンタクトホールＨに対して、第１アルミ配線１７の形成位置やビアホールｈの形成位置が多少ずれてしまった場合でも、ＩＬＤ１１はエッチングストップ層１５によって保護されるので、ビアホールｈの形成時にＩＬＤ１１に対するオーバエッチングを防止することができる。
【選択図】図４

Description

本発明は、多層配線の形成方法及び、電子デバイスの製造方法に関する。

近年、半導体装置はますます微細化、高集積化しつつある。これに伴って、半導体装置に搭載されるＭＯＳトランジスタのゲート長や、ＭＯＳトランジスタのソース、ドレインに接続するアルミ配線の線幅や、半導体基板の上方向に積み重ねられた多層配線（例えば、特許文献１参照。）の線幅も小さくなりつつある。
図９は従来例に係る半導体装置２００の構成例を示す要部断面図である。図９に示すように、この半導体装置２００は、半導体基板１０１上に積層されたＩＬＤ（ｉｎｔｅｒｌａｙｅｒｄｉｅｌｅｃｔｒｉｃ）１１１及びＩＭＤ（ｉｎｔｅｒｍｅｔａｌｄｉｅｌｅｃｔｒｉｃ）１２１と、ＩＬＤ１１１及びＩＭＤ１２１にそれぞれ形成されたスタック構造のコンタクトホールＨ及びビアホールｈと、コンタクトホールＨ及びビアホールｈ内にそれぞれ形成された第１、第２プラグ電極１１３，１２３と、ＩＬＤ１１１上に形成された第１アルミ配線１１７と、ＩＭＤ１２１上に形成された第２アルミ配線１２７とを有する。

図９に示すように、第１アルミ配線１１７は、第１プラグ電極１１３を介して半導体基板１０１と電気的に接続されている。また、第２アルミ配線１２７は、第２プラグ電極１２３を介して第１アルミ配線１１７と電気的に接続されている。この半導体装置２００では、第１、第２アルミ配線１１７，１２７の線幅値と、コンタクトホールＨの開口断面の直径値と、ビアホールｈの開口断面の直径値とがほぼ同じとなっている。図９に示す半導体装置２００では、第１、第２アルミ配線１１７，１２７と、第１、第２プラグ電極１１３，１２３とによって多層配線１５０が構成されている。

図１０（Ａ）〜図１１（Ｂ）は従来例に係る多層配線１５０の形成方法を示す工程図である。まず始めに、図１０（Ａ）に示すように、ソース又はドレイン（図示せず）上のＩＬＤ１１１をドライエッチングして、コンタクトホールＨを形成する。次に、このコンタクトホールＨが形成された半導体基板１０１を所定の洗浄液で洗浄処理して、コンタクトホールＨの内壁に付着したポリマー等の生成物を除去する。

次に、図１０（Ｂ）に示すように、このコンタクトホールＨ内に第１プラグ電極１１３を形成する。さらに、この形成された第１プラグ電極１１３上に第１アルミ配線１１７を形成する。そして、図１０（Ｃ）に示すように、第１アルミ配線１１７が形成されたＩＬＤ１１１上にＩＭＤ１２１を形成する。
次に、第１アルミ配線１１７上のＩＭＤ１２１をドライエッチングして、ビアホールｈを形成する。そして、このビアホールｈが形成された半導体基板１０１を所定の洗浄液で洗浄処理して、ビアホールｈの内壁に付着したポリマー等の生成物を除去する。ポリマー等を除去した後、このビアホールｈ内に第２プラグ電極１２３（図９参照。）を形成する。その後、この第２プラグ電極１２３上に第２アルミ配線１２７を形成する。

このようにして、図９に示した多層配線１５０を完成させる。
特開平１１−２１４５０７号公報

ところで、従来例に係る多層配線１５０の製造方法によれば、図１０（Ｃ）に示したように、第１アルミ配線１１７上のＩＭＤ１２１をエッチングして、この第１アルミ配線１１７上にビアホールｈを形成していた。しかしながら、この多層配線１５０では、第１、第２アルミ配線１１７，１２７のそれぞれの線幅値と、コンタクトホールＨの開口断面の直径値と、ビアホールｈの開口断面の直径値とがほぼ同じとなっている。

このため、図１１に示すように、コンタクトホールＨに対して、第１アルミ配線１１７の形成位置やビアホールｈの形成位置が多少ずれてしまった場合には、そのビアホールｈ形成時のドライエッチングによって、第１アルミ配線１１７下から露出したＩＬＤ１１１（以下で、「第１絶縁膜」ともいう。）をオーバエッチングしてしまうおそれがあった。
図１１に示すように、ビアホールｈの形成時にＩＬＤ１１１をオーバエッチングしてしまうと、ビアホールｈ内で第１プラグ電極１１３が露出してしまう可能性がある。

さらに、ビアホールｈ内で第１プラグ電極１１３が露出した状態で、半導体基板１０１を所定の洗浄液で洗浄処理すると、この洗浄液によって第１プラグ電極１１３が浸食されてしまうおそれがあった。第１プラグ電極１１３が浸食されてしまうと、半導体装置の信頼性が大きく損なわれてしまう。
そこで、この発明は、このような従来の技術の有する未解決の課題に着目してなされたものであって、第１絶縁膜に対するオーバエッチングを防止できるようにした多層配線の形成方法及び、電子デバイスの製造方法の提供を目的とする。

〔発明１〕上記目的を達成するために、発明１の多層配線の形成方法は、基板の上方向に複数の配線を積み重ねて多層配線を形成する方法であって、前記基板上に第１絶縁膜を形成する工程と、前記基板の所定領域上にある前記第１絶縁膜をエッチングして除去し、当該第１絶縁膜に前記基板に至る第１開口部を形成する工程と、前記第１開口部内にプラグ電極を形成する工程と、前記プラグ電極の上面と接触するように前記第１絶縁膜上に配線を形成する工程と、前記配線を覆うように前記第１絶縁膜上に保護膜を形成する工程と、前記保護膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜に対するエッチング速度が前記保護膜に対するエッチング速度よりも大きい第１のエッチング条件で、前記配線上にある前記第２絶縁膜をエッチングして除去し、当該保護膜を露出させる工程と、前記保護膜に対するエッチング速度が前記第１絶縁膜に対するエッチング速度よりも大きい第２のエッチング条件で、前記第２絶縁膜下から露出した前記保護膜をエッチングして除去し、当該第２絶縁膜に前記配線に至る第２開口部を形成する工程と、を含むことを特徴とするものである。

ここで、第１、第２絶縁膜とは、例えばシリコン酸化膜のことである。また、保護膜とは、例えばシリコン酸化窒化膜のことである。さらに、第１開口部とは例えばコンタクトホールのことであり、第２開口部とは例えばビアホールのことである。
また、第２絶縁膜に対するエッチング速度が保護膜に対するエッチング速度よりも大きい第１のエッチング条件とは、例えばＣＦ_４Ｆ_８，Ｏ_２，ＣＯ，Ａｒからなる混合ガスを用いたドライエッチングのことである。保護膜に対するエッチング速度が第１絶縁膜に対するエッチング速度よりも大きい第２のエッチング条件とは、例えばＣＨ_２Ｆ_２，ＣＦ_４，Ｏ_２，Ａｒからなる混合ガスを用いたドライエッチングのことである。

このような構成であれば、第１開口部に対して、配線の形成位置や第２開口部の形成位置が多少ずれてしまった場合でも、第１絶縁膜は保護膜によって保護される。従って、第２開口部の形成時に第１絶縁膜に対するオーバエッチングを防止することができ、第２開口部内でのプラグ電極の露出を防ぐことができる。これにより、第２開口部を形成した後で、基板を所定の洗浄液で洗浄処理した場合でも、この洗浄液による第１プラグ電極の浸食を防ぐことができる。

〔発明２〕発明２の多層配線の形成方法は、基板の上方向に複数の配線を積み重ねて多層配線を形成する方法であって、前記基板上に第１絶縁膜を形成する工程と、前記基板の所定領域上にある前記第１絶縁膜をエッチングして除去し、当該第１絶縁膜に前記基板に至る第１開口部を形成する工程と、前記第１開口部内にプラグ電極を形成する工程と、前記プラグ電極が形成された前記第１絶縁膜上に保護膜を形成する工程と、前記プラグ電極上にある前記保護膜をエッチングして除去し、当該プラグ電極の上面を露出させる工程と、前記プラグ電極の上面と接触するように前記保護膜上に配線を形成する工程と、前記配線を覆うように前記保護膜上に第２絶縁膜を形成する工程と、前記第２絶縁膜に対するエッチング速度が前記保護膜に対するエッチング速度よりも大きいエッチング条件で、前記配線上にある前記第２絶縁膜をエッチングして除去し、当該第２絶縁膜に前記配線に至る第２開口部を形成する工程と、を含むことを特徴とするものである。

このような構成であれば、発明１と同様に、第１開口部に対して、配線の形成位置や第２開口部の形成位置が多少ずれてしまった場合でも、第１絶縁膜は保護膜によって保護される。従って、第２開口部の形成時に第１絶縁膜に対するオーバエッチングを防止することができ、第２開口部内でのプラグ電極の露出を防ぐことができる。これにより、第２開口部を形成した後で、基板を所定の洗浄液で洗浄処理した場合でも、この洗浄液による第１プラグ電極の浸食を防ぐことができる。

〔発明３〕発明３の多層配線の形成方法は、発明１又は発明２の多層配線の形成方法において、前記第１開口部内に形成された前記プラグ電極を第１プラグ電極とすると共に、前記第１プラグ電極の上面と接触するように形成された前記配線を第１配線としたとき、前記第２絶縁膜に前記第２開口部が形成された後で前記基板を所定の洗浄液で洗浄処理する工程と、前記洗浄処理後に前記第２開口部内に前記第２プラグ電極を形成する工程と、前記第２プラグ電極の上面と接触するように前記第２絶縁膜上に第２配線を形成する工程と、を含むことを特徴とするものである。

このような構成であれば、基板を所定の洗浄液で洗浄処理する工程で、この洗浄液と第１プラグ電極との接触を防ぐことができ、その浸食を防ぐことができる。従って、信頼性の高い多層配線を形成することができる。

〔発明４〕発明４の電子デバイスの製造方法は、発明１から発明３の何れか一の多層配線の形成方法を含む、ことを特徴とするものである。
このような構成であれば、発明１から発明３の何れか一の多層配線の形成方法が応用されるので、多層配線の信頼性を高めた電子デバイスを得ることが可能である。

以下、図面を参照しながら、本発明に係る多層配線の形成方法及び、電子デバイスの製造方法について説明する。
（１）第１実施形態
図１は本発明の第１実施形態に係る半導体装置１００の構成例を示す要部断面図である。図１に示すように、この半導体装置１００は、半導体基板１上に積層されたＩＬＤ１１及びＩＭＤ２１と、ＩＬＤ１１及びＩＭＤ２１にそれぞれ形成されたスタック構造のコンタクトホールＨ及びビアホールｈと、コンタクトホールＨ及びビアホールｈ内にそれぞれ形成された第１、第２プラグ電極１３，２３と、ＩＬＤ１１上に形成された第１アルミ配線１７と、ＩＭＤ２１上に形成された第２アルミ配線２７と、エッチングストップ層１５とを有する。

これらの中で、ＩＬＤ１１及びＩＭＤ２１は例えばシリコン酸化膜（ＳｉＯ_２）である。その厚さは、ＩＬＤ１１が例えば９０００［Å］、ＩＭＤ２１は例えば９０００［Å］程度である。また、コンタクトホールＨとビアホールｈのそれぞれの開口断面の直径はほぼ同じ値であり、例えば０．２７［μｍ］程度である。コンタクトホールＨとビアホールｈは、例えば平面視で重なる位置に形成されている。

第１、第２プラグ電極１３，２３は、例えばタングステン（Ｗ）からなるものである。この第１プラグ電極１３によってコンタクトホールＨは隙間無く埋め込まれており、第１プラグ電極１３の上面と、ＩＬＤ１１の上面とが面一となっている。同様に、第２プラグ電極２３によってビアホールｈも隙間無く埋め込まれており、この第２プラグ電極２３の上面と、ＩＭＤ２１の上面とが面一となっている。

図１に示すように、第１アルミ配線１７は、第１プラグ電極１３を介して半導体基板１と電気的に接続されている。また、第２アルミ配線２７は、第２プラグ電極２３を介して第１アルミ配線１３と電気的に接続されている。
第１アルミ配線１７の厚さは例えば３５００［Å］程度であり、第２アルミ配線２７の厚さは例えば５０００［Å］程度である。また、第１、第２アルミ配線１７，２７の線幅の値はほぼ同じであり、その値は例えば０．３２［μｍ］程度である。つまり、図１において、第１、第２アルミ配線２７の線幅値と、コンタクトホールＨの開口断面の直径値と、ビアホールｈの開口断面の直径値は、ほぼ同じとなっている。

エッチングストップ層１５は、例えばシリコン酸化窒化膜（ＳｉＯＮ）である。図１に示すように、このエッチングストップ層１５によって、ＩＬＤ１１の上面と、第１アルミ配線１７の側面と、第１アルミ配線１７の第２プラグ電極２３と接する部分以外の上面とが覆われている。このエッチングストップ層１５の厚さは、例えば３００〜５００［Å］程度である。図１に示す半導体装置１００では、第１、第２アルミ配線１７，２７と、第１、第２プラグ電極１３，２３とによって多層配線５０が構成されている。

次に、この多層配線５０の形成方法について説明する。
図２（Ａ）〜図３（Ｃ）は第１実施形態に係る多層配線５０の形成方法を示す工程図である。まず始めに、図２（Ａ）において、半導体基板１上にＩＬＤ１１を例えば９０００［Å］程度の厚さに形成する。このＩＬＤ１１の形成は、例えばＨＤＰ−ＣＶＤ（ｈｉｇｈｄｅｎｓｉｔｙｐｌａｓｍａｃｈｅｍｉｃａｌｖａｐｏｒｄｅｐｏｓｉｔｉｏｎ）によって行う。

次に、例えば半導体基板１のソース又はドレイン（図示せず）の上方を露出し、他の領域の上方を覆うレジストパターン（図示せず）を、ＩＬＤ１１上に形成する。そして、このレジストパターンをマスクにＩＬＤ１１をドライエッチングして除去し、ソース又はドレインに至るコンタクトホールＨを形成する。コンタクトホールＨを形成した後は、上記の図示しないレジストパターンをアッシングして除去する。

次に、半導体基板１の上方全面にタングステン（Ｗ）を堆積する。そして、堆積されたタングステンに例えばＣＭＰ処理を施して、コンタクトホールＨ以外のＩＬＤ１１上に形成されたタングステンを除去する。これにより、図２（Ａ）に示す第１プラグ電極１３を形成する。
次に、図２（Ｂ）に示すように、第１プラグ電極１３の上面と接触するようにＩＬＤ１１上に第１アルミ配線１７を形成する。この第１アルミ配線の形成方法は以下の通りである。即ち、まず始めに、第１プラグ電極１３が形成された半導体基板１の上方全面にアルミ膜を形成する。このアルミ膜の形成は、スパッタリングにより行う。次に、このアルミ膜上に、第１アルミ配線１７となる領域を覆いそれ以外の領域を露出させるようなレジストパターン（図示せず）を形成する。

このレジストパターンの形成はフォトリソグラフィにより行う。そして、このレジストパターンをマスクに第１アルミ配線１７をドライエッチングする。このようにして、第１アルミ配線１７を形成する。その後、この第１アルミ配線１７上に残されたレジストパターンをアッシングして除去する。
次に、図２（Ｃ）に示すように、第１アルミ配線１７を覆うようにＩＬＤ１１上にエッチングストップ層１５を形成する。このエッチングストップ層１５は、例えばＣＶＤによって３００〜５００［Å］程度の厚さに形成する。次に、図３（Ａ）に示すように、エッチングストップ層１５上にＩＭＤ２１を例えば９０００［Å］程度の厚さに形成する。このＩＭＤ２１の形成は、例えばＨＤＰ−ＣＶＤによって行う。

次に、図３（Ｂ）に示すように、ビアホールｈを形成する領域の上方を露出し、他の領域の上方を覆うレジストパターン４１を、ＩＭＤ２１上に形成する。そして、このレジストパターン４１をマスクにＩＭＤ２１をドライエッチングして、ビアホールｈを形成する。
ここで、ＩＭＤ２１のドライエッチングに用いるエッチングガスは、例えば、ＣＦ_４Ｆ_８，Ｏ_２，ＣＯ，Ａｒを含む混合ガス（以下、「第１混合ガス」という。）である。この第１混合ガスを用いたドライエッチングでは、ＩＭＤ２１に対するエッチング速度はエッチングストップ層１５に対するエッチング速度よりも大きく、エッチングの選択比は例えば３程度である。従って、ＩＭＤ２１を多少オーバエッチングしたような場合でも、下地のエッチングストップ層１５が無くなってしまうようなことはない。

次に、図３（Ｃ）に示すように、レジストパターン４１をそのままマスクに用いて、エッチングストップ層１５をドライエッチングし、ビアホールｈ内で露出したエッチングストップ層１５を除去する。
ここで、エッチングストップ層１５のドライエッチングに用いるエッチングガスは、例えば、ＣＨ_２Ｆ_２，ＣＦ_４，Ｏ_２，Ａｒを含む混合ガス（以下、「第２混合ガス」という。）である。この第２混合ガスを用いたドライエッチングでは、エッチングストップ層１５に対するエッチング速度はＩＬＤ１１に対するエッチング速度よりも大きく、エッチングの選択比は例えば３程度である。従って、仮に、何らかの原因によってレジストパターン４１の開口位置がずれてしまい、図３（Ｃ）でＩＬＤ１１上のエッチングストップ層１５をエッチングしてしまったような場合でも、下地のＩＬＤ１１を大きく削ってしまうようなことはない。

ビアホールｈ内で露出したエッチングストップ層１５を除去した後、レジストパターン４１をアッシングして除去する。次に、半導体基板１を所定の洗浄液で洗浄処理して、ビアホールｈの内壁に付着したポリマー等の生成物を除去する。
次に、半導体基板１の上方全面にタングステン（Ｗ）を堆積する。そして、堆積されたタングステンに例えばＣＭＰ処理を施して、ＩＭＤ２１上からタングステンを除去する。これにより、ビアホールｈ内に第２プラグ電極を形成する。

その後、この第２プラグ電極の上面と接触するようにＩＭＤ２１上に第２アルミ配線２７を形成する。第２アルミ配線２７の形成方法は、第１アルミ配線１７の形成方法と同様に、アルミ膜のスパッタリングとフォトリソグラフィ、そしてドライエッチングによって行う。このようにして、図１に示した多層配線５０を完成させる。
このように、本発明の第１実施形態に係る多層配線５０の形成方法によれば、図４に示すように、仮に、コンタクトホールＨに対して、第１アルミ配線１７の形成位置やビアホールｈの形成位置が多少ずれてしまった場合でも、ＩＬＤ１１はエッチングストップ層１５によって保護される。ＩＬＤ１１が、第１混合ガスに直接晒されることはない。

従って、ビアホールｈの形成時にＩＬＤ１１に対するオーバエッチングを防止することができ、ビアホールｈ内での第１プラグ電極１３の露出を防ぐことができる。これにより、ビアホールｈを形成した後で、半導体基板１を所定の洗浄液で洗浄処理する際に、洗浄液と第１プラグ電極１３との接触を防ぐことができ、第１プラグ電極１３の浸食を防ぐことができる。それゆえ、信頼性の高い多層配線５０を形成することができる。

また、本発明の第１実施形態に係る半導体装置１００の製造方法は、図２（Ａ）〜図３（Ｃ）を参照しながら説明した多層配線５０の形成方法を含むものである。このような構成であれば、第１プラグ電極１３の浸食を防ぐことができるので、多層配線５０の信頼性を高めた半導体装置を得ることが可能である。
この第１実施形態では、半導体基板１が本発明の基板に対応し、第１、第２アルミ配線１７，２７が本発明の第１、第２配線にそれぞれ対応している。また、ＩＬＤ１１が本発明の第１絶縁膜に対応し、コンタクトホールＨが本発明の第１開口部に対応している。さらに、エッチングストップ層１５が本発明の保護膜に対応し、ＩＭＤ２１が本発明の第２絶縁膜に対応している。また、第１混合ガスを用いたドライエッチングが本発明の第１のエッチング条件に対応し、第２混合ガスを用いたドライエッチングが本発明の第２のエッチング条件に対応している。さらに、ビアホールｈが本発明の第２開口部に対応し、半導体装置１００が本発明の電子デバイスに対応している。

なお、図１等に示したエッチングストップ層１５には、シリコン酸化窒化膜（ＳｉＯＮ）に限定されるものではなく、シリコン酸化膜（ＳｉＯ_２）に対するエッチングの選択比が高い他の膜でも良い。このような膜として、例えばシリコン窒化膜（Ｓｉ_３Ｎ_４）が挙げられる。しかし、エッチングストップ層１５にＳｉＯＮを用いることで、第１アルミ配線１７に対するストレスを低減することが可能であり、この観点から言えば、エッチングストップ層１５はＳｉＯＮであることが好ましい。ＳＩＯＮは、ＳｉＯ_２に窒素を加えた膜であり、Ｓｉ−ＳｉＯ_２の遷移領域を緩和させ、酸化膜の電気特性を改善させた膜である。
（２）第２実施形態
図５は本発明の第２実施形態に係る半導体装置１００´の構成例を示す要部断面図である。図５において、図１に示した半導体装置１００と同一の構成を有するものには同一符号を付し、その詳細説明は省略する。この図５に示す半導体装置１００´において、図１に示した半導体装置１００と異なる点は、第１アルミ配線１７に対するエッチングストップ層の形成位置だけである。

即ち、この半導体装置１００´では、エッチングストップ層１５´は、ＩＬＤ１１上と、第１プラグ電極１３上面の周縁領域上とに形成されている。このエッチングストップ層１５´は、例えば第１実施形態で説明したエッチングストップ層１５と同様に、シリコン酸化窒化膜（ＳｉＯＮ）であり、その厚さは３００〜５００［Å］程度である。この半導体装置１００´でも、図１に示した半導体装置１００と同様、第１、第２アルミ配線１７，２７と、第１、第２プラグ電極１３，２３とによって多層配線５０´が構成されている。

図６（Ａ）〜図７（Ｂ）は、第２実施形態に係る多層配線５０´の形成方法を示す工程図である。図６（Ａ）において、第１プラグ電極１３を形成する工程までは、第１実施形態と同様である。図６（Ａ）において、第１プラグ電極１３を形成した後、この第１プラグ電極１３が形成されたＩＬＤ１１上にエッチングストップ層１５´を形成する。
次に、図６（Ｂ）に示すように、このエッチングストップ層１５´上に第１プラグ電極１３上面の中心領域を露出し、周縁領域とＩＬＤ１１上とを覆うレジストパターン４３を形成する。そして、このレジストパターン４３をマスクにエッチングストップ層１５´をドライエッチングして除去し、第１プラグ電極１３上面の中心領域を露出させる。このドライエッチングは、例えばＣＨ_２Ｆ_２，ＣＦ_４，Ｏ_２，Ａｒを含む第２混合ガスを用いて行う。図６（Ｂ）に示すように、エッチングストップ層１５´を部分的に除去した後で、レジストパターン４３をアッシングして除去する。

次に、図６（Ｃ）に示すように、第１プラグ電極１３の上面と接触するようにエッチングストップ層１５´上に第１アルミ配線１７を形成する。そして、図７（Ａ）に示すように、この第１アルミ配線１７を覆うようにエッチングストップ層１５´上にＩＭＤ２１を形成する。次に、このＩＭＤ２１上に、ビアホールｈ形成領域の上方を露出し、他の領域の上方を覆うレジストパターン４５を形成する。

次に、図７（Ｂ）に示すように、このレジストパターン４５をマスクにＩＭＤ２１をドライエッチングして、ビアホールｈを形成する。
ここで、ＩＭＤ２１のドライエッチングに用いるエッチングガスは、例えば、ＣＦ_４Ｆ_８，Ｏ_２，ＣＯ，Ａｒを含む第１混合ガスである。この第１混合ガスを用いたドライエッチングでは、ＩＭＤ２１に対するエッチング速度はエッチングストップ層１５´に対するエッチング速度よりも大きく、エッチングの選択比は例えば３程度である。従って、ＩＭＤ２１を多少オーバエッチングしても、その下地のエッチングストップ層１５´が無くなってしまうようなことはない。

ビアホールｈを形成した後、レジストパターン４５をアッシングして除去する。次に、半導体基板１を所定の洗浄液で洗浄処理して、ビアホールｈの内壁に付着したポリマー等の生成物を除去する。
次に、半導体基板１の上方全面にタングステン（Ｗ）を堆積し、堆積したタングステンに例えばＣＭＰ処理を施して、ビアホールｈ内に第２プラグ電極２３（図５参照。）を形成する。その後、この第２プラグ電極２３の上面と接触するようにＩＭＤ２１上に第２アルミ配線２７（図５参照。）を形成する。これにより、図５に示した多層配線５０´を完成させる。

このように、本発明の第２実施形態に係る多層配線５０´の形成方法によれば、図６（Ｂ）の工程で、エッチングストップ層１５´をエッチングするための専用のレジストパターン４３を形成する必要があるので、第１実施形態と比べて、フォトリソグラフィの工程数は増えてしまう。
しかしながら、この多層配線５０´の形成方法によれば、図８に示すように、仮に、コンタクトホールＨに対して、第１アルミ配線１７の形成位置やビアホールｈの形成位置が多少ずれてしまった場合でも、ＩＬＤ１１はエッチングストップ層１５´によって保護される。ＩＬＤ１１が、第１混合ガスに直接晒されることはない。

従って、ビアホールｈの形成時にＩＬＤ１１に対するオーバエッチングを防止することができ、ビアホールｈ内での第１プラグ電極１３の露出を防ぐことができる。これにより、ビアホールｈを形成した後で、半導体基板１を所定の洗浄液で洗浄処理した場合でも、この洗浄液による第１プラグ電極１３の浸食を防ぐことができる。
この第２実施形態では、エッチングストップ層１５´が本発明の保護膜に対応している。

第１実施形態に係る半導体装置１００の構成例を示す要部断面図。第１実施形態に係る多層配線５０の形成方法を示す工程図（その１）。第１実施形態に係る多層配線５０の形成方法を示す工程図（その２）。図３（Ｂ）において、第１アルミ配線１７の形成位置やビアホールｈの形成位置がコンタクトホールＨに対して多少ずれてしまった場合を示す図。第２実施形態に係る半導体装置１００´の構成例を示す要部断面図。第２実施形態に係る多層配線５０´の形成方法を示す工程図（その１）。第２実施形態に係る多層配線５０´の形成方法を示す工程図（その２）。図７（Ｂ）において、第１アルミ配線１７の形成位置やビアホールｈの形成位置がコンタクトホールＨに対して多少ずれてしまった場合を示す図。従来例に係る半導体装置２００の構成例を示す要部断面図。従来例に係る多層配線１５０の形成方法を示す工程図。従来例の問題点を示す図。

符号の説明

１半導体基板、１１ＩＬＤ、１３第１プラグ電極、１５，１５´エッチングストップ層、１７第１アルミ配線、２１ＩＭＤ、２３第２プラグ電極、２７第２アルミ配線、４１，４３，４５レジストパターン、５０，５０´ 多層配線、１００，１００´ 半導体装置

Claims

基板の上方向に複数の配線を積み重ねて多層配線を形成する方法であって、
前記基板上に第１絶縁膜を形成する工程と、
前記基板の所定領域上にある前記第１絶縁膜をエッチングして除去し、当該第１絶縁膜に前記基板に至る第１開口部を形成する工程と、
前記第１開口部内にプラグ電極を形成する工程と、
前記プラグ電極の上面と接触するように前記第１絶縁膜上に配線を形成する工程と、
前記配線を覆うように前記第１絶縁膜上に保護膜を形成する工程と、
前記保護膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜に対するエッチング速度が前記保護膜に対するエッチング速度よりも大きい第１のエッチング条件で、前記配線上にある前記第２絶縁膜をエッチングして除去し、当該保護膜を露出させる工程と、
前記保護膜に対するエッチング速度が前記第１絶縁膜に対するエッチング速度よりも大きい第２のエッチング条件で、前記第２絶縁膜下から露出した前記保護膜をエッチングして除去し、当該第２絶縁膜に前記配線に至る第２開口部を形成する工程と、を含むことを特徴とする多層配線の形成方法。
基板の上方向に複数の配線を積み重ねて多層配線を形成する方法であって、
前記基板上に第１絶縁膜を形成する工程と、
前記基板の所定領域上にある前記第１絶縁膜をエッチングして除去し、当該第１絶縁膜に前記基板に至る第１開口部を形成する工程と、
前記第１開口部内にプラグ電極を形成する工程と、
前記プラグ電極が形成された前記第１絶縁膜上に保護膜を形成する工程と、
前記プラグ電極上にある前記保護膜をエッチングして除去し、当該プラグ電極の上面を露出させる工程と、
前記プラグ電極の上面と接触するように前記保護膜上に配線を形成する工程と、
前記配線を覆うように前記保護膜上に第２絶縁膜を形成する工程と、
前記第２絶縁膜に対するエッチング速度が前記保護膜に対するエッチング速度よりも大きいエッチング条件で、前記配線上にある前記第２絶縁膜をエッチングして除去し、当該第２絶縁膜に前記配線に至る第２開口部を形成する工程と、を含むことを特徴とする多層配線の形成方法。
前記第１開口部内に形成された前記プラグ電極を第１プラグ電極とすると共に、前記第１プラグ電極の上面と接触するように形成された前記配線を第１配線としたとき、
前記第２絶縁膜に前記第２開口部が形成された後で前記基板を所定の洗浄液で洗浄処理する工程と、
前記洗浄処理後に前記第２開口部内に前記第２プラグ電極を形成する工程と、
前記第２プラグ電極の上面と接触するように前記第２絶縁膜上に第２配線を形成する工程と、を含むことを特徴とする請求項１又は請求項２に記載の多層配線の形成方法。
請求項１から請求項３の何れか一項に記載の多層配線の形成方法を含む、ことを特徴とする電子デバイスの製造方法。