JP7109932B2 - 表示装置 - Google Patents

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Description

本発明は、表示装置に関する。
有機ＥＬ表示装置等の表示装置では、各々の画素に設けられた発光素子を駆動するための画素回路が、複数の配線層と複数の絶縁膜とが交互に積層された積層体内に形成される。
図１８Ａは、本発明者が先に考えた接続構造を示す平面図であり、図１８Ｂは、本発明者が先に考えた接続構造を示す断面図である。コンタクトホール６ａの内側には信号線層３の穴埋め部３１が形成されている。穴埋め部３１は、平面視でコンタクトホール６ａの全体を含むように形成されている。穴埋め部３１は、コンタクトホール６ａの内側で半導体層１のパッド部１１とゲート層２のパッド部２１とに接続されている。これにより、半導体層１のパッド部１１とゲート層２のパッド部２１とが穴埋め部３１を介して電気的に接続される。ここで、穴埋め部３１は、パッド部１１の貫通穴１ａを埋め、貫通穴１ａの内縁でパッド部１１に接続されている。通常は、図１８Ａ及び図１８Ｂに示すようにコンタクトホール６ａはパッド部１１又は１２の領域内に形成され、穴埋め部３１はコンタクトホール６ａの内側全体に形成される。しかしながら、コンタクトホール６ａ又は穴埋め部３１の形成位置に製造誤差が生じると、半導体層１とゲート層２との間に接続不良が起こるおそれがある。具体例として、図１９Ａに従来の接続構造を示す平面図、及び図１９Ｂに従来の接続構造を示す断面図をそれぞれ示す。コンタクトホール６ａの内縁の位置がパッド部１１と配線部１２との境界１９（図１８Ａを参照）を超えて配線部１２に至ると、コンタクトホール６ａは半導体層１を貫通するため、パッド部１１と配線部１２とが分断されてしまう。さらに、穴埋め部３１の外縁の位置がコンタクトホール６ａの配線部１２側の内縁よりも内方に外れ、穴埋め部３１と配線部１２との間に隙間１ｃが形成されると、配線部１２は穴埋め部３１からも分断されてしまう。その結果、半導体層１とゲート層２との電気的接続が不良となる。
このように、上記のような従来の表示装置では、第１配線層と第２配線層の両方が露出するコンタクトホールを形成し、その内側に第３配線層を形成する。その上で、第３配線層を介して第１配線層と第２配線層とを電気的に接続することがあるが、コンタクトホール又は第３配線層の形成位置に製造誤差が生じると、第１配線層と第２配線層との間に接続不良が起こるおそれがある。
本発明は、上記課題に鑑みてなされたものであって、その目的は、画素回路における配線層間の接続不良を抑制することが可能な表示装置を提供することにある。
上記課題を解決するため、本発明の表示装置は、第１パッド部及び前記第１パッド部に接続された第１配線部を含む第１配線層と、前記第１配線層を覆う第１絶縁膜と、前記第１絶縁膜上に形成され、前記第１パッド部の一部と平面視で重複し、前記第１配線部と平面視で重複しない第２パッド部を含む第２配線層と、少なくとも前記第１パッド部と前記第１配線部との境界と平面視で重複するエッチストップ層と、前記第２配線層を覆う第２絶縁膜であって、前記第２絶縁膜、前記第１絶縁膜及び前記第１パッド部を貫通する第１領域と、前記第２絶縁膜を貫通し、前記第２パッド部を底とする第２領域とを少なくとも含むコンタクトホールが形成された、第２絶縁膜と、前記コンタクトホールの内側に形成され、前記第１パッド部と前記第２パッド部とに接続された第３配線層と、を備える。
実施形態に係る表示装置の外観斜視図である。 表示装置の電気的構成を示すブロック図である。 表示装置の断面構造を示す断面図である。 接続構造の例を模式的に示す平面図である。 接続構造の例を模式的に示す断面図である。 接続構造の例を模式的に示す平面図である。 接続構造の例を模式的に示す断面図である。 接続構造の例を模式的に示す平面図である。 接続構造の例を模式的に示す断面図である。 接続構造の例を模式的に示す平面図である。 接続構造の例を模式的に示す平面図である。 接続構造の例を模式的に示す断面図である。 画素回路の例を示す回路図である。 画素回路の例を示す平面図である。 半導体層（第１配線層）の例を示す平面図である。 ゲート層（第２配線層）の例を示す平面図である。 半導体層及びゲート層の例を示す平面図である。 電源線層の例を示す平面図である。 信号線層（第３配線層）の例を示す平面図である。 信号線層及び画素電極の例を示す平面図である。 ゲート層（第２配線層）の他の例を示す平面図である。 従来の接続構造を示す平面図である。 従来の接続構造を示す断面図である。 従来の接続構造を示す平面図である。 従来の接続構造を示す断面図である。
以下に、本発明の各実施の形態について、図面を参照しつつ説明する。なお、開示はあくまで一例にすぎず、当業者において、発明の主旨を保っての適宜変更について容易に想到し得るものについては、当然に本発明の範囲に含有されるものである。また、図面は説明をより明確にするため、実施の形態に比べ、各部の幅、厚さ、形状等について模式的に表される場合があるが、あくまで一例であって、本発明の解釈を限定するものではない。また、本明細書と各図において、既出の図に関して前述したものと同様の要素には、同一の符号を付して、詳細な説明を適宜省略することがある。
さらに、本発明の実施形態の詳細な説明において、ある構成物と他の構成物の位置関係を規定する際、「上に」「下に」とは、ある構成物の直上あるいは直下に位置する場合のみでなく、特に断りの無い限りは、間にさらに他の構成物を介在する場合を含むものとする。
図１は、実施形態に係る表示装置の外観斜視図である。表示装置１００は、例えば有機発光ダイオード（ＯＬＥＤ）を表示素子として含む有機ＥＬ表示装置である。表示装置１００はアレイ基板２００を備えている。アレイ基板２００には、例えば赤、緑及び青からなる複数色の単位画素（サブピクセル）を組み合わせたフルカラーの画素Ｐがマトリクス状に配列した表示領域２１０が形成されている。
図２は、表示装置の電気的構成を示すブロック図である。アレイ基板２００は、表示領域２１０（図１を参照）に設けられる画素アレイ部２０２を備えている。同図は、画素アレイ部２０２に含まれる１つの単位画素の回路構成を示している。単位画素は、有機発光ダイオード（ＯＬＥＤ）２０４及び画素回路２０６を含んでいる。画素回路２０６は、サンプリングＴＦＴ２０８、駆動ＴＦＴ２１０及びキャパシタ２１２を含んでいる。駆動ＴＦＴ２１０は、例えばｐ型ＭＯＳＦＥＴである。
さらに、アレイ基板２００は、画素アレイ部２０２を駆動するための走査線駆動回路２１４、映像線駆動回路２１６、駆動電源回路２１８及び制御装置２２０を備えている。走査線駆動回路２１４、映像線駆動回路２１６及び駆動電源回路２１８は、表示領域２１０（図１を参照）を囲む額縁領域に設けられる。
走査線駆動回路２１４は、単位画素の水平方向の並び（画素行）ごとに設けられた走査信号線２２２に接続されている。走査線駆動回路２１４は、制御装置２２０からのタイミング信号に応じて、サンプリングＴＦＴ２０８をオン状態にするための電圧を走査信号線２２２に順番に印加する（すなわち、画素行を順番に選択する）。
映像線駆動回路２１６は、単位画素の垂直方向の並び（画素列）ごとに設けられた映像信号線２２４に接続されている。映像線駆動回路２１６は、走査線駆動回路２１４による画素行の選択に合わせて、選択された画素行に含まれる各々のサンプリングＴＦＴ２０８に制御装置２２０からの映像信号に応じた電圧を印加する。これにより、選択された画素行に含まれる各々のキャパシタ２１２には、サンプリングＴＦＴ２０８を通じて映像信号に応じた電圧が書き込まれる。
駆動電源回路２１８は、単位画素の垂直方向の並び（画素列）ごとに設けられた駆動電源線２２６に接続されている。駆動電源回路２１８は、駆動電源線２２６及び駆動ＴＦＴ２１０を通じてＯＬＥＤ２０４に電流を供給する。このとき、駆動ＴＦＴ２１０は、キャパシタ２１２に書き込まれた電圧に対応する量の電流をＯＬＥＤ２０４に供給する。これにより、ＯＬＥＤ２０４が発光する。
図３は、表示装置の断面構造を示す断面図である。同図では、断面構造を見易くするため、一部の層のハッチングを省略している。以下の説明では、積層方向を上方向とする。
基板３００は、例えばガラス、又はポリイミド等の可撓性がある樹脂からなる。基板３００の上面はアンダーコート層３０４によって覆われている。アンダーコート層３０４上には半導体層３０６が形成されており、半導体層３０６はゲート絶縁膜３０８によって覆われている。ゲート絶縁膜３０８上にはゲート電極３１０が形成されており、ゲート電極３１０はパシベーション膜３１２によって覆われている。ドレイン電極３１４及びソース電極３１６は、ゲート絶縁膜３０８とパシベーション膜３１２とを貫通して半導体層３０６に接続されている。半導体層３０６、ゲート電極３１０、ドレイン電極３１４及びソース電極３１６により薄膜トランジスタ３０２が構成される。薄膜トランジスタ３０２は、複数の単位画素のそれぞれに対応するように設けられている。アンダーコート層３０４、ゲート絶縁膜３０８及びパシベーション膜３１２は、例えばＳｉＯ２又はＳｉＮ等の無機絶縁材料で形成されている。半導体層３０６は、例えばＬＴＰＳ（Low Temperature Poly-Silicon）等の半導体で構成されている。
ドレイン電極３１４及びソース電極３１６は層間絶縁膜３１８によって覆われており、層間絶縁膜３１８は平坦化膜３２２によって覆われている。層間絶縁膜３１８と平坦化膜３２２との間には信号線３１７が形成されている。ドレイン電極３１４、ソース電極３１６及び信号線３１７は、例えばＡｌ、Ａｇ、Ｃｕ、Ｎｉ、Ｔｉ、Ｍｏ等を含む導電性材料で形成されている。層間絶縁膜３１８は、例えばＳｉＯ２又はＳｉＮ等の無機絶縁材料で形成されている。平坦化膜３２２は、例えばアクリル樹脂等の有機絶縁材料で形成され、平坦な上面を有している。
平坦化膜３２２上には画素電極３２４が形成されている。画素電極３２４は、平坦化膜３２２と層間絶縁膜３１８とを貫通してソース電極３１６に接続された接続電極３２０に接続されている。画素電極３２４は、複数の単位画素のそれぞれに対応するように個別に設けられている。本実施形態では、表示パネル１０はトップエミッション型であり、画素電極３２４は反射電極として形成されている。接続電極３２０は、例えばＩＴＯ、ＩＺＯ等の導電性酸化物で形成されている。画素電極３２４は、例えばＡｌ、Ａｇ、Ｃｕ、Ｎｉ、Ｔｉ、Ｍｏ等を含む導電性材料や、ＩＴＯ、ＩＺＯ等の導電性酸化物を含んで形成されている。
画素電極３２４は画素分離膜３３４によって覆われている。画素分離膜３３４はリブ又はバンクとも呼ばれる。画素分離膜３３４には、画素電極３２４が底に露出する開口３３４ａが形成されている。開口３３４ａを形成する画素分離膜３３４の内縁部分は画素電極３２４の周縁部分に載っており、画素分離膜３３４は、断面視で底部から上方に向かうに従って幅が細くなる順テーパー形状を有している。画素分離膜３３４は、例えばアクリル樹脂やポリイミド樹脂等の有機絶縁材料で形成されている。
画素分離膜３３４の開口３３４ａの底に露出した画素電極３２４上には、発光層３２６が形成されている。発光層３２６とともに、正孔輸送層、正孔注入層、電子輸送層及び電子注入層の少なくとも一層が形成されてもよい。発光層３２６は、隣り合う開口３３４ａ上及びそれらの間の画素分離膜３３４に亘って連続的に、表示領域Ａの全体に広がる一様な膜（いわゆるベタ膜）として蒸着形成されている。この場合、発光層３２６は単色で発光し、カラーフィルタや色変換層によって例えば赤、緑及び青からなる複数色のそれぞれの成分が取り出される。又は、発光層３２６は、マスクを用いて互いに離れるように個別に蒸着形成されてもよい。この場合、発光層３２６は、複数の単位画素のそれぞれに対応して例えば赤、緑及び青からなる複数色で発光する。なお、発光層３２６は蒸着形成に限らず、塗布形成されてもよい。
発光層３２６及び画素分離膜３３４は対向電極３２８によって覆われている。対向電極３２８は、表示領域Ａの全体に広がる一様な膜（いわゆるベタ膜）として形成されている。発光層３２６並びに発光層３２６を挟む画素電極３２４及び対向電極３２８によって有機発光ダイオード（ＯＬＥＤ）が構成され、画素電極３２４と対向電極３２８の一方が陽極、他方が陰極となり、発光層３２６は画素電極３２４と対向電極３２８との間を流れる電流によって発光する。対向電極３２８は、例えばＩＴＯ、ＩＺＯ等の透明導電材料又はＭｇＡｇ等の金属薄膜で形成される。
画素分離膜３３４及び対向電極３２８は、封止膜（パシベーション膜）３３０によって覆われることで封止され、水分から遮断される。封止膜３３０は、例えばＳｉＯ２又はＳｉＮ等の無機絶縁材料で形成されている。封止膜３３０は、保護膜３３６によって覆われている。保護膜３３６は、例えばアクリル樹脂等の有機絶縁材料で形成されており、機械的な耐性を確保する。
以下、画素回路における接続構造について説明する。図４Ａ及び図４Ｂは、接続構造の例を模式的に示す平面図及び断面図である。アレイ基板は、半導体層１と、半導体層１を覆う絶縁膜５と、絶縁膜５上に形成されたゲート層２と、ゲート層２を覆う絶縁膜６と、絶縁膜６上に形成された信号線層３とを備えている。画素回路は、半導体層１、ゲート層２及び信号線層３によって構成されている。
半導体層１は第１配線層の例であり、上記図３の半導体層３０６を含んでいる。絶縁膜５は第１絶縁膜の例であり、上記図３のゲート絶縁膜３０８に相当する。ゲート層２は第２配線層の例であり、上記図３のゲート電極３１０を含んでいる。絶縁膜６は第２絶縁膜の例であり、上記図３のパシベーション膜３１２に相当する。信号線層３は第３配線層の例であり、上記図３のドレイン電極３１４及びソース電極３１６を含んでいる。
半導体層１は、例えば多結晶シリコンで形成され、不純物ドーピングによって導電性を付与されている。半導体層１は、パッド部１１及びパッド部１１に接続された配線部１２を含んでいる。パッド部１１は、配線層同士を接続するための部分である。パッド部１１は、配線部１２の端部に設けられており、配線部１２よりも幅広に形成されている。ゲート層２も、パッド部２１及びパッド部２１に接続された配線部２２を含んでいる。
パッド部２１は、半導体層１のパッド部１１の一部と平面視で重複するように設けられている。また、パッド部２１は、半導体層１の配線部１２と平面視で重複しないように設けられている。図示の例では、パッド部２１は、半導体層１のパッド部１１のうち、配線部１２とは反対側の部分と重複している。これに限らず、パッド部２１は、配線部１２と重複しない限り、パッド部１１の何れの部分と重複してもよい。
パッド部１１又は２１の領域内にはコンタクトホール６ａが形成されている。コンタクトホール６ａは、絶縁膜５，６及びパッド部１１を貫通する第１領域６１と、絶縁膜６を貫通し、パッド部２１を底とする第２領域６２とを含むように形成されている。第１領域６１は、パッド部１１のうち、パッド部２１と重複しない範囲に形成される。パッド部１１は半導体で形成されているため、コンタクトホール６ａの形成過程において絶縁膜５，６とともにエッチングされ、パッド部１１には貫通穴１ａが形成される。
コンタクトホール６ａの内側には信号線層３の穴埋め部３１が形成されている。穴埋め部３１は、平面視でコンタクトホール６ａの全体を含むように形成されている。穴埋め部３１は、コンタクトホール６ａの内側で半導体層１のパッド部１１とゲート層２のパッド部２１とに接続されている。これにより、半導体層１のパッド部１１とゲート層２のパッド部２１とが穴埋め部３１を介して電気的に接続される。ここで、穴埋め部３１は、パッド部１１の貫通穴１ａを埋め、貫通穴１ａの内縁でパッド部１１に接続されている。
図４Ａ及び図４Ｂの説明に戻り、そこで本実施形態では、少なくともパッド部１１と配線部１２との境界１９と平面視で重複するエッチストップ層４を設けることで、上記のような接続不良を防止している。
エッチストップ層４は、境界１９と平面視で重複するとともに、境界１９を含むパッド部１１の一部と、境界１９を含む配線部１２の一部とも平面視で重複している。境界１９は、例えばパッド部１１の外形線を延長した仮想的な線である。図示の例では、エッチストップ層４は境界１９の全部と平面視で重複しているが、これに限らず、境界１９の一部と平面視で重複してもよい。
エッチストップ層４が形成されることで、半導体層１のうち、エッチストップ層４と平面視で重複する領域が、コンタクトホール６ａの形成過程でエッチングされなくなるので、パッド部１１と配線部１２の分断を防止し、一体のままにしておくことが可能となる。
本例では、エッチストップ層４は、ゲート層２のパッド部２１及び配線部２２と同層に形成されている。すなわち、エッチストップ層４はゲート層２に含まれている。また、本例では、エッチストップ層４はパッド部２１と別体で形成され、パッド部２１から物理的かつ電気的に分離されている。
上記の例では、コンタクトホール６ａが、絶縁膜５，６及びパッド部１１を貫通する第１領域６１と、絶縁膜６を貫通し、パッド部２１を底とする第２領域６２とのみを含んでいるが、これに限らず、図５Ａ及び図５Ｂに示すように、コンタクトホール６ａは、第１領域６１及び第２領域６２に加えて、エッチストップ層４を底とする第３領域６３をさらに含んでもよい。この例では、半導体層１の貫通穴１ａは、平面視でエッチストップ層４とゲート層２のパッド部２１との間に形成される。また、穴埋め部３１はエッチストップ層４にも接続される。
エッチストップ層４が形成されることにより、図６Ａ及び図６Ｂに示すようにコンタクトホール６ａ又は穴埋め部３１の形成位置に製造誤差が生じたとしても、パッド部１１と配線部１２との分断を防止し、半導体層１とゲート層２との電気的接続を良好に保つことが可能となる。具体的には、コンタクトホール６ａの内縁の位置がパッド部１１と配線部１２との境界１９を超えて配線部１２上に至って、コンタクトホール６ａが平面視で境界１９を含んだとしても、境界１９及びその近傍がエッチストップ層４により保護されるので、パッド部１１と配線部１２との分断が防止される。このため、穴埋め部３１の外縁の位置がコンタクトホール６ａの配線部１２側の内縁から内方に離れたとしても、穴埋め部３１を介した半導体層１とゲート層２との電気的接続が実現可能である。
図７に示す例のように、エッチストップ層４がゲート層２のパッド部２１と一体に形成され、パッド部２１と物理的かつ電気的に接続されてもよい。この例では、エッチストップ層４とパッド部２１との間にコンタクトホール６ａの第１領域６１（貫通穴１ａ）を形成するための隙間を確保しつつ、その脇を通る接続部２９によりエッチストップ層４とパッド部２１とが連続的に形成されている。
図８Ａ及び図８Ｂに示す例のように、エッチストップ層４は、ゲート層２のパッド部２１及び配線部２２と同層ではなく、別層に形成されてもよい。エッチストップ層４は、例えばゲート層２と同様の導電性材料で形成される。この例では、エッチストップ層４は、半導体層１上かつ絶縁膜５下に半導体層１とは別途形成されている。これに限らず、エッチストップ層４は絶縁膜６上に形成されてもよい。
以下、画素回路の具体例について説明する。図９は、画素回路の具体例を示す回路図である。同図においては、半導体層（第１配線層）を破線で示し、ゲート層（第２配線層）を実線で示し、信号線層（第３配線層）を一点鎖線で示し、電源線層を二点鎖線で示している。
図１０は、画素回路の具体例を示す平面図である。図１１－図１６は、図１０に示す画素回路を層ごとに示す図である。図１１は、半導体層の例を示す平面図である。図１２は、ゲート層の例を示す平面図である。図１３は、半導体層及びゲート層の例を示す平面図である。図１４は、電源線層の例を示す平面図である。図１５は、信号線層の例を示す平面図である。図１６は、信号線層及び画素電極の例を示す平面図である。
上記図２でも説明したように、画素回路は、サンプリングＴＦＴ２０８、駆動ＴＦＴ２１０及びキャパシタ２１２を含んでおり、走査信号線２２２、映像信号線２２４及び駆動電源線２２６に接続されている。
図１１に示すように、半導体層はチャネル部７１を有している。チャネル部７１の両端部にはパッド部７２，７３がそれぞれ設けられている。パッド部７２，７３の位置にはコンタクトホール６６，６７がそれぞれ形成される。ここで、パッド部７３、チャネル部７２及びコンタクトホール６７は、上記図４及び図４Ｂ等におけるパッド部１１、配線部１２及びコンタクトホール６ａにそれぞれ相当する。
また、半導体層は、一体に形成された容量部７４及びチャネル部７５を有している。容量部７４とチャネル部７５の両端部にはパッド部７６，７７がそれぞれ設けられている。パッド部７６，７７の位置にはコンタクトホール６８，６９がそれぞれ形成される。
図１２に示すように、ゲート層は、配線部８１及び配線部８１からＬ字状に延びるゲート部８２を有している。配線部８１は走査信号線２２２（図９を参照）に相当する。また、ゲート層はエッチストップ層８３を有している。エッチストップ層８３は、上記図４及び図４Ｂ等におけるエッチストップ層４に相当する。また、ゲート層は、一体に形成された容量部８４、ゲート部８５及び容量部８６を有している。容量部８４は、上記図４及び図４Ｂ等におけるパッド部２１に相当する。
なお、本例では、エッチストップ層８３は容量部８４と別体で形成されているが、図１７に示す例のように、エッチストップ層８３と容量部８４とが接続部８９を介して一体に形成されてもよい。接続部８９は、上記図７における接続部２９に相当する。
図１３に示すように、半導体層のチャネル部７１と、ゲート層の配線部８１及びゲート部８２とは平面視で重複しており、これらはサンプリングＴＦＴ２０８（図９を参照）を構成している。また、半導体層のチャネル部７５と、ゲート層のゲート部８５とは平面視で重複しており、これらは駆動ＴＦＴ２１０（図９を参照）を構成している。また、半導体層の容量部７４と、ゲート層の容量部８４，８６とは平面視で重複しており、これらはキャパシタ２１２（図９を参照）を構成している。
ゲート層の容量部８４は、半導体層のパッド部７３の一部と平面視で重複するように設けられている。また、ゲート層の容量部８４は、半導体層のチャネル部７１と平面視で重複しないように設けられている。コンタクトホール６７は、半導体層のパッド部７３を貫通する第１領域と、ゲート層の容量部８４を底とする第２領域とを含むように形成される。エッチストップ層８３は、半導体層のパッド部７３とチャネル部７１との境界と平面視で重複するように設けられている。コンタクトホール６７は、エッチストップ層８３を底とする第３領域を含んでもよい。
図１４に示すように、電源線層は配線部５１を有している。配線部５１は、コンタクトホール６８を通じて半導体層の容量部７４及びチャネル部７５に設けられたパッド部７６（図１１を参照）に接続されている。配線部５１は、駆動ＴＦＴ２１０及びキャパシタ２１２に接続される駆動電源線２２６（図９を参照）に相当する。なお、配線部５１は上記図３の信号線３１７に相当する。
図１５に示すように、信号線層は、配線部９１及び配線部９１に設けられたパッド部９２を有している。配線部９１に設けられたパッド部９２は、コンタクトホール６６を通じて半導体層のチャネル部７１に設けられたパッド部７２（図１１を参照）に接続されている。配線部９１は、サンプリングＴＦＴ２０８に接続される映像信号線２２４（図９を参照）を構成している。
また、信号線層は穴埋め部９３を有している。穴埋め部９３は、上記図４及び図４Ｂ等における穴埋め部３１に相当する。穴埋め部９３は、平面視でコンタクトホール６７の全体を含むように形成されている。穴埋め部９３は、コンタクトホール６７の内側で半導体層のパッド部７３とゲート層の容量部８４とに接続されている。これにより、半導体層のパッド部７３とゲート層の容量部８４とが穴埋め部９３を介して電気的に接続される。
すなわち、サンプリングＴＦＴ２０８と駆動ＴＦＴ２１０とが、コンタクトホール６７の内側に形成された穴埋め部９３を介して互いに接続される（図９を参照）。より具体的には、サンプリングＴＦＴ２０８のチャネル部７１の一方（すなわち、ソース電極及びドレイン電極の一方）は映像信号線２２４（９１）に接続され、他方は駆動ＴＦＴ２１０のゲート部８５及びキャパシタ２１２の容量部８４，８６に接続される。
また、信号線層は配線部９４を有している。配線部９４の両端部にはパッド部９５，９６がそれぞれ設けられている。配線部９４に設けられたパッド部９５は、コンタクトホール６９を通じて半導体層の容量部７４及びチャネル部７５に設けられたパッド部７７（図１１を参照）に接続されている。
図１６に示すように、信号線層の上方には画素電極１０５が設けられている。具体的には、信号線層のパッド部９６に、コンタクトホール１０１を通じて接続電極１０３が接続されており、接続電極１０３に画素電極１０５が接続されている。画素電極１０５を露出させる開口１０７は、平面視で画素電極１０５の内側に形成されている。接続電極１０３、画素電極１０５及び開口１０７は、上記図３の接続電極３２０、画素電極３２４及び開口３３４ａにそれぞれ相当する。
本実施形態においては、開示例として有機ＥＬ表示装置の場合を例示したが、その他の適用例として、液晶表示装置、その他の自発光型表示装置、あるいは電気泳動素子等を有する電子ペーパー型表示装置等、あらゆるフラットパネル型の表示装置が挙げられる。また、中小型から大型まで、特に限定することなく適用が可能であることは言うまでもない。
本発明の思想の範疇において、当業者であれば、各種の変更例及び修正例に想到し得るものであり、それら変更例及び修正例についても本発明の範囲に属するものと了解される。例えば、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含まれる。
１ 半導体層（第１配線層）、１１ パッド部（第１パッド部）、１２ 配線部１２（第１配線部）、１ａ 貫通穴、２ ゲート層（第２配線層）、２１ パッド部（第２パッド部）、２２ 配線部、３ 信号線層、３１ 穴埋め部、４ エッチストップ層、５ 絶縁膜（第１絶縁膜）、５１ 配線部、６ 絶縁膜（第２絶縁膜）、６ａ コンタクトホール、６１ 第１領域、６２ 第２領域、６３ 第３領域、６６－６９ コンタクトホール、７１ チャネル部、７２，７３ パッド部、７４ 容量部、７５ チャネル部、７６，７７ パッド部、８１ 配線部、８２ ゲート部、８３ エッチストップ層、８４ 容量部、８５ ゲート部、８６ 容量部、９１ 配線部、９２ パッド部、９３ 穴埋め部、９４ 配線部、９５，９６ パッド部、１００ 表示装置、１０１ コンタクトホール、１０３ 接続電極、１０５ 画素電極、１０７ 開口、２００ アレイ基板、２１０ 表示領域、２０２ 画素アレイ部、２０４ ＯＬＥＤ、２０６ 画素回路、２０８ サンプリングＴＦＴ、２１０ 駆動ＴＦＴ、２１２ キャパシタ、２１４ 走査線駆動回路、２１６ 映像線駆動回路、２１８ 駆動電源回路、２２０ 制御装置、２２２ 走査信号線、２２４ 映像信号線、２２６ 駆動電源線、３０２ 薄膜トランジスタ、３０６ 半導体層、３０８ ゲート絶縁膜、３１０ ゲート電極、３１２ パシベーション膜、３１４ ドレイン電極、３１６ ソース電極、３１７ 信号線、３１８ 層間絶縁膜、３２０、接続電極、３２２ 平坦化膜、３２４ 画素電極、３２６ 発光層、３３４ 画素分離膜、３２８ 対向電極。

Claims (11)

  1. 第１パッド部及び前記第１パッド部に接続された第１配線部を含む第１配線層と、
    前記第１配線層を覆う第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記第１パッド部の一部と平面視で重複し、前記第１配線部と平面視で重複しない第２パッド部を含む第２配線層と、
    少なくとも前記第１パッド部と前記第１配線部との境界と平面視で重複するエッチストップ層と、
    前記第２配線層を覆う第２絶縁膜であって、前記第２絶縁膜、前記第１絶縁膜及び前記第１パッド部を貫通する第１領域と、前記第２絶縁膜を貫通し、前記第２パッド部を底とする第２領域と、前記エッチストップ層を底とする第３領域を少なくとも含むコンタクトホールが形成された、第２絶縁膜と、
    前記コンタクトホールの内側に形成され、前記第１パッド部と前記第２パッド部とに接続された第３配線層と、
    を備える表示装置。
  2. 第１パッド部及び前記第１パッド部に接続された第１配線部を含む第１配線層と、
    前記第１配線層を覆う第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記第１パッド部の一部と平面視で重複し、前記第１配線部と平面視で重複しない第２パッド部を含む第２配線層と、
    少なくとも前記第１パッド部と前記第１配線部との境界と平面視で重複するエッチストップ層と、
    前記第２配線層を覆う第２絶縁膜であって、前記第２絶縁膜、前記第１絶縁膜及び前記第１パッド部を貫通する第１領域と、前記第２絶縁膜を貫通し、前記第２パッド部を底とする第２領域とを少なくとも含むコンタクトホールが形成された、第２絶縁膜と、
    前記コンタクトホールの内側に形成され、前記第１パッド部と前記第２パッド部とに接続された第３配線層と、
    を備え、
    前記第２パッド部と前記エッチストップ層とが同層に形成される表示装置。
  3. 第１パッド部及び前記第１パッド部に接続された第１配線部を含む第１配線層と、
    前記第１配線層を覆う第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記第１パッド部の一部と平面視で重複し、前記第１配線部と平面視で重複しない第２パッド部を含む第２配線層と、
    少なくとも前記第１パッド部と前記第１配線部との境界と平面視で重複するエッチストップ層と、
    前記第２配線層を覆う第２絶縁膜であって、前記第２絶縁膜、前記第１絶縁膜及び前記第１パッド部を貫通する第１領域と、前記第２絶縁膜を貫通し、前記第２パッド部を底とする第２領域とを少なくとも含むコンタクトホールが形成された、第２絶縁膜と、
    前記コンタクトホールの内側に形成され、前記第１パッド部と前記第２パッド部とに接続された第３配線層と、
    を備え、
    前記第２パッド部と前記エッチストップ層とが一体に形成される表示装置。
  4. 前記第２パッド部と前記エッチストップ層とが別体で形成される、
    請求項１から３のいずれか１項に記載の表示装置。
  5. 前記第１配線層は多結晶シリコンで形成される、
    請求項１から３のいずれか１項に記載の表示装置。
  6. 前記第１配線層、前記第２配線層及び前記第３配線層が画素回路を構成する、
    請求項１から３のいずれか１項に記載の表示装置。
  7. 第１パッド部及び前記第１パッド部に接続された第１配線部を含む第１配線層と、
    前記第１配線層を覆う第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記第１パッド部の一部と平面視で重複し、前記第１配線部と平面視で重複しない第２パッド部を含む第２配線層と、
    少なくとも前記第１パッド部と前記第１配線部との境界と平面視で重複するエッチストップ層と、
    前記第２配線層を覆う第２絶縁膜であって、前記第２絶縁膜、前記第１絶縁膜及び前記第１パッド部を貫通する第１領域と、前記第２絶縁膜を貫通し、前記第２パッド部を底とする第２領域とを少なくとも含むコンタクトホールが形成された、第２絶縁膜と、
    前記コンタクトホールの内側に形成され、前記第１パッド部と前記第２パッド部とに接続された第３配線層と、
    を備え、
    前記第１配線層、前記第２配線層及び前記第３配線層が画素回路を構成し、
    前記画素回路は、第１薄膜トランジスタと第２薄膜トランジスタとを含み、
    前記第１薄膜トランジスタと前記第２薄膜トランジスタとは、前記コンタクトホールの内側に形成された前記第３配線層を介して互いに接続される表示装置。
  8. 前記第１薄膜トランジスタは、前記第１パッド部及び前記第１配線部を含む、ソース電極及びドレイン電極の一方が映像信号線に接続され、他方が前記第２薄膜トランジスタに接続されたサンプリング用薄膜トランジスタである、
    請求項７に記載の表示装置。
  9. 前記第２薄膜トランジスタは、第２パッド部を含む、ゲート電極が前記第１薄膜トランジスタに接続され、ソース電極及びドレイン電極の一方が発光素子に接続された駆動用薄膜トランジスタである、
    請求項７に記載の表示装置。
  10. 前記画素回路は、前記第１薄膜トランジスタと前記第２薄膜トランジスタとの間に接続されたコンデンサをさらに含み、
    前記第２パッド部は、前記コンデンサの一部を構成する、
    請求項７に記載の表示装置。
  11. 第１パッド部及び前記第１パッド部に接続された第１配線部を含む第１配線層と、
    前記第１配線層を覆う第１絶縁膜と、
    前記第１絶縁膜上に形成され、前記第１パッド部の一部と平面視で重複し、前記第１配線部と平面視で重複しない第２パッド部を含む第２配線層と、
    少なくとも前記第１パッド部と前記第１配線部との境界と平面視で重複するエッチストップ層と、
    前記第２配線層を覆う第２絶縁膜であって、前記第２絶縁膜、前記第１絶縁膜及び前記第１パッド部を貫通する第１領域と、前記第２絶縁膜を貫通し、前記第２パッド部を底とする第２領域とを少なくとも含むコンタクトホールが形成された、第２絶縁膜と、
    前記コンタクトホールの内側に形成され、前記第１パッド部と前記第２パッド部とに接続された第３配線層と、
    複数の画素回路を備え、
    前記複数の画素回路の少なくとも１つにおいて、前記コンタクトホールが前記第１パッド部と前記第１配線部との境界を平面視で含み、前記第３配線層の外縁が平面視で前記第１配線部と重複する前記コンタクトホールの内縁から内方に離れる表示装置。
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114846907A (zh) * 2019-12-27 2022-08-02 夏普株式会社 显示装置
CN114744011B (zh) * 2022-03-28 2024-09-24 武汉华星光电半导体显示技术有限公司 一种拼接显示屏

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004179659A (ja) 2002-11-26 2004-06-24 Texas Instruments Inc 集積回路におけるダマシン金属導体のためのビア形成
JP2004333642A (ja) 2003-05-01 2004-11-25 Seiko Epson Corp 電気配線構造、電気配線構造の製造方法、電気配線構造を備えた光学装置用基板、および電気光学装置ならびに電気光学装置の製造方法
JP2006049409A (ja) 2004-08-02 2006-02-16 Seiko Epson Corp 多層配線の形成方法及び、電子デバイスの製造方法
US20070046847A1 (en) 2005-08-26 2007-03-01 Samsung Electronics Co., Ltd. Thin film transistor array panel and a method for manufacturing the same
WO2011024577A1 (ja) 2009-08-25 2011-03-03 シャープ株式会社 光センサ、半導体装置、及び液晶パネル
WO2012029644A1 (ja) 2010-08-30 2012-03-08 シャープ株式会社 半導体装置およびその製造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102510401B1 (ko) * 2015-12-31 2023-03-15 엘지디스플레이 주식회사 표시 장치 및 그 제조 방법
JP2019102656A (ja) * 2017-12-04 2019-06-24 株式会社ジャパンディスプレイ 配線構造、および配線構造を有する表示装置
CN110426906B (zh) * 2018-08-10 2022-03-04 友达光电股份有限公司 像素阵列基板

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004179659A (ja) 2002-11-26 2004-06-24 Texas Instruments Inc 集積回路におけるダマシン金属導体のためのビア形成
JP2004333642A (ja) 2003-05-01 2004-11-25 Seiko Epson Corp 電気配線構造、電気配線構造の製造方法、電気配線構造を備えた光学装置用基板、および電気光学装置ならびに電気光学装置の製造方法
JP2006049409A (ja) 2004-08-02 2006-02-16 Seiko Epson Corp 多層配線の形成方法及び、電子デバイスの製造方法
US20070046847A1 (en) 2005-08-26 2007-03-01 Samsung Electronics Co., Ltd. Thin film transistor array panel and a method for manufacturing the same
WO2011024577A1 (ja) 2009-08-25 2011-03-03 シャープ株式会社 光センサ、半導体装置、及び液晶パネル
WO2012029644A1 (ja) 2010-08-30 2012-03-08 シャープ株式会社 半導体装置およびその製造方法

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