KR102510401B1 - 표시 장치 및 그 제조 방법 - Google Patents

Abstract

본 발명에 의한 표시장치는 제1 신호 라인, 제1 절연막, 제2 신호 라인, 제2 절연막, 콘택홀, 및 제3 신호 라인을 포함한다. 제1 신호 라인은 기판 위에 배치된다. 제2 신호 라인은 하나 이상의 제1 절연막을 사이에 두고, 제1 신호 라인 위에 배치된다. 제2 절연막은 제2 신호 라인 위에 배치된다. 콘택홀은 제1 신호 라인, 제1 절연막, 및 제2 절연막을 관통한다. 제3 신호 라인은 콘택홀을 통해 제1 신호 라인 및 제2 신호 라인과 콘택된다. 이때, 콘택홀은, 제1 신호 라인과 제2 신호 라인이 중첩되는 부분 내에 위치한다.

Description

표시 장치 및 그 제조 방법{DISPLAY DEVICE AND METHOD FOR MANUFACTURING THE SAME}

본 발명은 일괄 콘택 구조를 갖는 표시장치 및 그 제조 방법에 관한 것이다.

음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 표시장치(Flat display device)들이 개발되고 있다. 이러한 평판 표시장치에는 액정 표시장치(Liquid Crystal Display, LCD), 전계 방출 표시장치(Field Emission Display, FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP) 및 플렉서블 표시장치(Organic Light Emitting Display device; OLED) 등이 있다.

표시장치는 얇고 무게가 가볍기 때문에 이동 통신 단말기나 휴대용 정보 처리기에서 표시 수단으로 많이 사용되고 있다. 특히, 휴대용(Portable) 혹은 모바일(Mobile) 기기에서는 더욱 얇고, 더 가벼우며, 전력 소비가 작은 표시 패널에 대한 요구가 증가하고 있다.

표시장치는 다수의 소자들과 절연막들이 적층된 박막 트랜지스터(Thin Film Transistor)기판을 포함한다. 박막 트랜지스터 기판 상에는 절연막을 사이에 두고 다수의 신호 라인(또는, 전극)들이 배치되며, 서로 다른 층에 배치된 신호 라인들 중 일부는 전기적으로 연결된다. 서로 다른 층에 배치된 신호 라인들 중 전기적으로 연결될 필요가 있는 신호 라인들은, 적어도 하나 이상의 절연막을 관통하는 콘택홀을 통해 접속될 수 있다.

신호 라인들의 접속 불량을 미연에 방지하기 위해, 콘택홀들은 충분한 면적을 갖도록 설계되어야 한다. 콘택홀들의 면적은 관통되는 절연막의 두께가 두꺼울수록 상대적으로 더욱 커진다. 또한, 다수의 콘택홀들이 배치되는 경우, 콘택홀들 사이의 공정 마진(margin)도 요구된다.

전술한 콘택홀들이 배치되는 영역 및 콘택홀들 사이의 공정 마진 영역 등을 확보하기 위해 충분한 공간이 할당될 필요가 있다. 이러한 공간은 비 개구부에 해당하기 때문에, 공간의 증가는 개구율을 감소시키는 요인이 된다. 이러한 문제점은 고 PPI(Pixel Per Inch)의 표시장치에서 더욱 문제된다. 즉, 높은 PPI를 갖는 고해상도 표시장치에서는 단일 픽셀의 크기가 상대적으로 현저히 줄어들기 때문에, 콘택홀들의 크기 등이 개구율을 감소시키는데 큰 영향을 미친다. 따라서, 서로 다른 층에 구비되는 다수의 신호 라인을 적은 수의 콘택홀을 이용하여 연결할 수 있는, 신규한 구조 개발이 요구되는 실정이다.

본 발명의 목적은 상기 문제점을 해결하기 위한 것으로, 신규한 일괄 콘택 구조를 구비하여 개구율을 향상시킨 표시장치를 제공하는 데 있다.

상기 목적을 달성하기 위해, 본 발명에 의한 표시장치는 제1 신호 라인, 제1 절연막, 제2 신호 라인, 제2 절연막, 콘택홀, 및 제3 신호 라인을 포함한다. 제1 신호 라인은 기판 위에 배치된다. 제2 신호 라인은 하나 이상의 제1 절연막을 사이에 두고, 제1 신호 라인 위에 배치된다. 제2 절연막은 제2 신호 라인 위에 배치된다. 콘택홀은 제1 신호 라인, 제1 절연막, 및 제2 절연막을 관통한다. 제3 신호 라인은 콘택홀을 통해 제1 신호 라인 및 제2 신호 라인과 콘택된다. 이때, 콘택홀은, 제1 신호 라인과 제2 신호 라인이 중첩되는 부분 내에 위치한다.

본 발명에 의한 표시장치 제조 방법은, 기판 위에 제1 신호 라인을 형성하는 단계, 제1 신호 라인 위에 하나 이상의 제1 절연막을 형성하는 단계, 제1 절연막 위에 게이트홀이 구비된 제2 신호 라인을 형성하는 단계, 제2 신호 라인 위에 하나 이상의 제2 절연막을 형성하는 단계, 제1 신호 라인, 제1 절연막, 제2 절연막을 관통하며 게이트홀과 중첩되는 콘택홀을 형성하는 단계, 및 제2 절연막 위에 배치되며, 콘택홀을 통해 제1 신호 라인 및 제2 신호 라인과 접촉하는 제3 신호 라인을 형성하는 단계를 포함한다. 이때, 콘택홀은, 제1 신호 라인과 제2 신호 라인이 중첩되는 부분 내에 위치한다.

본 발명의 바람직한 실시예는 하나의 콘택홀을 통해, 서로 다른 층에 배치된 제1 신호 라인, 제2 신호 라인, 제3 신호을 전기적으로 연결시킬 수 있는 신규한 일괄 콘택 구조를 개시한다. 이에 따라, 본 발명은 종래 대비 콘택홀의 개수를 줄일 수 있어 개구율이 향상된 표시장치를 제공할 수 있다.

본 발명의 바람직한 실시예는 신호 라인들의 일괄 콘택을 위한 콘택홀 형성 시에 마스크 오정렬이 발생하더라도, 금속 물질을 포함하는 신호 라인과 반도체 물질을 포함하는 신호 라인의 접촉 면적을 일정하게 유지시킬 수 있다. 따라서, 본 발명에 의한 바람직한 실시예는 위치에 따라 콘택 저항의 편차가 발생하는 문제를 방지할 수 있어, 콘택 저항의 편차에 기인한 휘도 불균일 불량을 방지할 수 있다. 이에 따라, 본 발명의 바람직한 실시예는 제품 신뢰성이 향상된 표시장치를 제공할 수 있다.

도 1은 본 발명에 의한 유기발광 다이오드 표시장치를 개략적으로 나타낸 도면이다.
도 2는 도 1에 도시된 픽셀을 개략적으로 나타낸 구성도이다.
도 3은 도 2에 도시된 픽셀 내 회로 구성도의 일 예를 보여주는 도면이다.
도 4는 도 3의 AR 영역을 확대 도시한 도면이다.
도 5 내지 도 8은 비교예에 의한 일괄 콘택 구조를 설명하기 위한 도면들이다.
도 9 및 도 10은 비교예에 의한 일괄 콘택 구조의 문제점을 설명하기 위한 도면들이다.
도 11은 본 발명의 바람직한 실시예에 의한 일괄 콘택 구조를 개략적으로 나타낸 단면도이다.
도 12 내지 도 15는 본 발명의 바람직한 실시예에 의한 일괄 콘택 구조를 설명하기 위한 도면들이다.
도 16은 본 발명의 바람직한 실시예에 의한 일괄 콘택 구조의 효과를 설명하기 위한 도면들이다.

이하 첨부된 도면을 참조하여 본 발명에 따른 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조번호들은 실질적으로 동일한 구성요소들을 의미한다. 이하의 설명에서, 본 발명과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

제1, 제2 등과 같이 서수를 포함하는 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되지는 않는다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다.

본 발명에 의한 표시장치는 액정표시장치(Liquid Crystal Display, LCD), 전계방출 표시장치(Field Emission Display : FED), 플라즈마 디스플레이 패널(Plasma Display Panel, PDP), 플렉서블 표시장치(Organic Light Emitting Display, OLED), 전기영동 표시소자(Electrophoresis, EPD), 양자점 표시장치(Quantum Dot Display; QDD) 등의 표시장치 기반으로 구현될 수 있다. 이하, 설명의 편의를 위해, 표시장치가 유기발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함) 소자를 포함하는 경우를 예로 들어 설명한다. 유기발광 다이오드 표시장치는 구조에 따라 전면발광(Top-Emission) 방식, 배면발광(Bottom-Emission) 방식 또는 양면발광(Dual-Emission) 방식으로 구현될 수 있다.

도 1은 본 발명에 의한 유기발광 다이오드 표시장치를 개략적으로 나타낸 도면이다. 도 2는 도 1에 도시된 픽셀을 개략적으로 나타낸 구성도이다. 도 3은 도 2에 도시된 픽셀 내 회로 구성도의 일 예를 보여주는 도면이다. 도 4는 도 3의 AR 영역을 확대 도시한 도면이다.

도 1을 참조하면, 본 발명에 의한 유기발광 다이오드 표시장치(10)는 디스플레이 구동 회로, 표시 패널(DIS)을 포함한다.

디스플레이 구동 회로는 데이터 구동회로(12), 게이트 구동회로(14) 및 타이밍 콘트롤러(16)를 포함하여 입력 영상의 비디오 데이터전압을 표시 패널(DIS)의 픽셀들에 기입한다. 데이터 구동회로(12)는 타이밍 콘트롤러(16)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 감마보상전압으로 변환하여 데이터전압을 발생한다. 데이터 구동회로(12)로부터 출력된 데이터전압은 데이터라인들(D1~Dm)에 공급된다. 게이트 구동회로(14)는 데이터전압에 동기되는 게이트펄스를 게이트라인들(G1~Gn)에 순차적으로 공급하여 데이터 전압이 기입되는 표시 패널(DIS)의 픽셀들을 선택한다.

타이밍 콘트롤러(16)는 호스트 시스템(19)으로부터 입력되는 수직 동기신호(Vsync), 수평 동기신호(Hsync), 데이터 인에이블 신호(Data Enable, DE), 메인 클럭(MCLK) 등의 타이밍신호를 입력받아 데이터 구동회로(12)와 게이트 구동회로(14)의 동작 타이밍을 동기시킨다. 데이터 구동회로(12)를 제어하기 위한 데이터 타이밍 제어신호는 소스 샘플링 클럭(Source Sampling Clock, SSC), 소스 출력 인에이블신호(Source Output Enable, SOE) 등을 포함한다. 게이트 구동회로(14)를 제어하기 위한 게이트 타이밍 제어신호는 게이트 스타트 펄스(Gate Start PulACT, GSP), 게이트 쉬프트 클럭(Gate Shift Clock, GSC), 게이트 출력 인에이블신호(Gate Output Enable, GOE) 등을 포함한다.

호스트 시스템(19)은 텔레비젼 시스템, 셋톱박스, 네비게이션 시스템, DVD 플레이어, 블루레이 플레이어, 개인용 컴퓨터(PC), 홈 시어터 시스템, 폰 시스템(Phone system) 중 어느 하나로 구현될 수 있다. 호스트 시스템(19)은 스케일러(scaler)를 내장한 SoC(System on chip)을 포함하여 입력 영상의 디지털 비디오 데이터(RGB)를 표시 패널(DIS)에 표시하기에 적합한 포맷으로 변환한다. 호스트 시스템(19)은 디지털 비디오 데이터와 함께 타이밍 신호들(Vsync, Hsync, DE, MCLK)을 타이밍 콘트롤러(16)로 전송한다.

표시 패널(DIS)의 픽셀 어레이는 데이터라인들(D1~Dm, m은 양의 정수)과 게이트라인들(G1~Gn, n은 양의 정수)에 의해 정의된 픽셀들을 포함한다. 픽셀들 각각은 자발광 소자인 유기발광 다이오드(Organic Light Emitting Diode: 이하, "OLED"라 함)를 포함한다.

도 2를 더 참조하면, 표시 패널(DIS)에는 다수의 데이터라인들(D)과, 다수의 게이트라인들(G)이 교차되고, 이 교차영역마다 픽셀들이 매트릭스 형태로 배치된다. 픽셀 각각은 OLED, OLED에 흐르는 전류량을 제어하는 구동 박막 트랜지스터(Thin Film Transistor, 이하 TFT라 함)(DT), 구동 TFT(DT)의 게이트-소스간 전압을 셋팅하기 위한 프로그래밍부(SC)를 포함한다.

프로그래밍부(SC)는 적어도 하나 이상의 스위치 TFT와, 적어도 하나 이상의 스토리지 커패시터를 포함할 수 있다. 스위치 TFT는 게이트 라인(G)으로부터의 스캔 신호에 응답하여 턴 온 됨으로써, 데이터라인(D)으로부터의 데이터전압을 스토리지 커패시터의 일측 전극에 인가한다. 구동 TFT(DT)는 스토리지 커패시터에 충전된 전압의 크기에 따라 OLED로 공급되는 전류량을 제어하여 OLED의 발광량을 조절한다. OLED의 발광량은 구동 TFT(DT)로부터 공급되는 전류량에 비례한다. 이러한 픽셀은 고전위 전압원(EVDD)과 저전위 전압원(EVSS)에 연결되어, 도시하지 않은 전원발생부로부터 각각 고전위 전원과 저전위 전원을 공급받는다. 픽셀을 구성하는 TFT들은 p 타입으로 구현되거나 또는, n 타입으로 구현될 수 있다. 또한, 픽셀을 구성하는 TFT들의 반도체층은, 아몰포스 실리콘 또는, 폴리 실리콘 또는, 산화물을 포함할 수 있다. OLED는 애노드 전극(ANO), 캐소드 전극(CAT), 및 애노드 전극(ANO)과 캐소드 전극(CAT) 사이에 개재된 유기 화합물층을 포함한다. 애노드 전극(ANO)은 구동 TFT(DT)와 접속된다.

도 3을 더 참조하면, 픽셀은 7T (Transistor) 1C (Capacitor)로 구성될 수 있다. 다만, 본 발명의 픽셀 구성이 7T 1C 구조에 한정되는 것은 아니다. 즉, 본 발명은 구동 TFT를 이용하여 OLED에 흐르는 전류를 조절하는 방식을 사용하는 모든 OLED 픽셀 구조를 포함할 수 있다.

픽셀은 유기발광 다이오드(OLED), 구동 TFT(DT), 제1 TFT(T1) 내지 제6 TFT(T6) 및 커패시터(C)를 포함한다. 이하, 픽셀에 포함된 TFT가 n 타입인 것을 예로 들어 설명하나 이에 한정되는 것은 아니며, p 타입 등으로 형성될 수 있다. TFT는 타입에 따라 소스 전극과 드레인 전극의 위치가 다를 수 있는바 이하의 설명에서는 이를 제1 전극과 제2 전극으로 명명한다.

유기발광 다이오드(OLED)는 구동 TFT(DT)로부터 공급되는 구동 전류에 의해 발광한다. OLED의 애노드 전극과 캐소드 전극 사이에는 다층의 유기 화합물층이 형성될 수 있다. 유기 화합물층은 발광층(Emission layer, EML)을 포함하고, 정공주입층(Hole Injection layer, HIL), 정공수송층(Hole transport layer, HTL), 전자수송층(Electron transport layer, ETL) 및 전자주입층(Electron Injection layer, EIL) 중 적어도 하나 이상을 포함할 수 있다. 유기발광 다이오드(OLED)의 애노드 전극은 노드 D에 접속되고, 그의 캐소드 전극은 저전위 구동전압(EVSS)의 입력단에 접속된다.

구동 TFT(DT)는 자신의 게이트-소스 간 전압(Vgs)에 따라 유기발광 다이오드(OLED)에 인가되는 구동전류를 제어한다. 구동 TFT(DT)의 게이트 전극은 노드 A에 접속되고, 제1 전극은 노드 B에 접속되며, 제2 전극은 노드 C에 접속된다.

제1 TFT(T1)의 제1 및 제2 전극은 각각 노드 B와 데이터라인(DL)에 접속되고, 게이트 전극은 제2 게이트 라인(SL2)에 접속된다. 즉, 제1 TFT(T1)는 제2 스캔신호(SCAN2)에 응답하여 스위칭 되어서 데이터라인(DL)으로부터 제공받는 데이터전압을 노드 B에 전달한다.

제2 TFT(T2)의 제1 및 제2 전극은 각각 노드 A와 고전위 구동전압(ELVDD)의 입력단에 접속하며, 게이트 전극은 제1 게이트 라인(SL1)에 접속된다. 즉, 제2 TFT(T2)는 제1 스캔신호(SCAN1)에 응답하여 고전위 구동전압(ELVDD)을 노드 A에 전달한다.

제3 TFT(T3)의 제1 및 제2 전극은 각각 노드 B와 유기발광 다이오드(OLED)에 접속하며, 게이트 전극은 에미션라인(EL)에 접속된다. 즉, 제3 TFT(T3)는 에미션신호(EM)에 응답하여 구동 TFT(DT)와 유기발광 다이오드(OLED) 간의 전류 경로를 스위칭한다.

제4 TFT(T4)의 제1 및 제2 전극은 각각 노드 C와 고전위 구동전압(ELVDD)의 입력단에 접속하며, 게이트 전극은 에미션라인(EL)에 접속된다. 즉, 제4 TFT(T4)는 에미션신호(EM)에 응답하여 고전위 구동전압(ELVDD)을 노드 C에 전달한다.

제5 TFT(T5)의 제1 및 제2 전극은 각각 노드 A와 노드 C에 접속하며, 게이트 전극은 제2 게이트 라인(SL2)에 접속된다. 제5 TFT(T5)는 더블 게이트 구조로 이루어져서 누설전류를 줄일 수 있다. 제5 TFT(T5)가 턴-오프 된 상태에서 누설전류가 발생할 경우에는 커패시터(C)의 전위가 낮아진다. 커패시터(C)의 전위가 낮아지면, 구동TFT(DT)의 게이트-소스 전위도 변한다. 구동TFT(DT)의 게이트-소스 전위는 유기발광 다이오드(OLED)의 휘도를 결정하기 때문에, 결국 제5 TFT(T5)의 누설전류는 발광 휘도를 변화시킨다. 따라서, 커패시터(C)와 접속하는 제5 TFT(T5)를 더블 게이트 구조로 구성함으로써, 제5 TFT(T5)의 누설전류를 줄일 수 있고, 발광 휘도가 원치않게 변하는 것을 방지할 수 있다. 도면에는 도시하지 않았지만, 제2 TFT(T2)도 더블 게이트 구조로 형성될 수 있다. 또는, 제2 TFT(T2)와 제5 TFT(T5) 중 적어도 어느 하나는 더블 게이트 구조로 형성될 수 있다.

제6 TFT(T6)의 제1 및 제2 전극은 각각 노드 D 및 초기화전압(Vini) 입력단에 접속하고, 게이트 전극은 제2 게이트 라인(SL2)에 접속된다. 커패시터(C)는 노드 A와 노드 D 사이에 접속된다. 커패시터(C)는 소스팔로워(source-follower) 방식에 따라 구동 TFT의 문턱전압을 샘플링하는 데 이용된다.

이와 같이 하나의 픽셀 내에는 다수의 신호 라인(또는, 전극)들이 배치된다. 일부 신호 라인들은, 설계 방식에 따라 하나 이상의 절연막을 사이에 두고 서로 다른 층에 배치될 수 있고, 절연막을 관통하는 콘택홀을 통해 서로 연결될 수 있다.

일반적으로 하나의 콘택홀은 서로 다른 층에 배치된 두 개의 신호 라인들을 연결한다. 따라서, 서로 다른 층에 배치된 다수의 신호 라인들을 전기적으로 연결하기 위해서는 다수의 콘택홀이 형성될 필요가 있다. 한정된 면적 내에서 콘택홀 수의 증가는 개구율을 저하시키는 문제점을 야기한다. 즉, 콘택홀들이 배치되는 영역 및 콘택홀들 사이의 공정 마진 영역 등을 확보하기 위해서는, 충분한 공간이 할당될 필요가 있다. 이러한 공간은 비 개구부에 해당하기 때문에, 공간의 증가는 개구율을 감소시키는 요인이 된다. 이러한 문제점은 고 PPI(Pixel Per Inch)의 표시장치에서 더욱 문제된다. 즉, 높은 PPI를 갖는 고해상도 표시장치에서는 단일 픽셀의 크기가 상대적으로 현저히 줄어들기 때문에, 콘택홀들의 크기 등이 개구율을 감소시키는데 큰 영향을 미친다.

이를 해결하기 위해, 본 발명의 바람직한 실시예는 하나의 콘택홀을 통해 서로 다른 층에 배치된 세 개의 신호 라인들을 전기적으로 연결시키는 일괄 콘택 구조를 개시한다.

일 예로, 도 4를 참조하면, 제5 TFT(T5)의 제1 전극, 구동 TFT(DT)의 게이트 전극 및 제2 TFT(T2)의 제1 전극은 노드 A에 접속된다. 즉, 제5 TFT(T5)의 제1 전극과 연결된 제1 신호 라인(M1), 구동 TFT(DT)의 게이트 전극과 연결된 제2 신호 라인(M2) 및 제2 TFT(T2)의 제1 전극과 연결된 제3 신호 라인(M3)은 하나의 콘택홀을 통해 전기적으로 연결된다. 다시 말해, 제1 신호 라인(M1), 제2 신호 라인(M2), 제3 신호 라인(M3)은 하나 이상의 절연막을 사이에 두고 서로 다른 층에 배치되나, 전기적으로 연결될 필요가 있다. 이하에서는, 노드 A에 접속되는 제1 신호 라인(M1), 제2 신호 라인(M2), 제3 신호 라인(M3)의 위치 관계 및 연결 관계를 통해 본 발명의 특징을 자세하게 설명하기로 한다. 제1 신호 라인(M1)은 반도체 물질로 형성되고, 제2 신호 라인(M2)은 게이트 금속 물질로 형성되며, 제3 신호 라인(M3)은 소스/드레인 금속 물질로 형성될 수 있다. 본 발명의 바람직한 실시예를 설명하기에 앞서, 비교예를 통해 일괄 콘택 구조에서 발생할 수 있는 문제점을 살펴본다.

<비교 예>

이하, 비교예에 의한 일괄 콘택 구조를 제조 공정을 통해 설명한다. 도 5 내지 도 8은 비교예에 의한 일괄 콘택 구조를 설명하기 위한 도면들이다. 도 9 및 도 10은 비교예에 의한 일괄 콘택 구조의 문제점을 설명하기 위한 도면들이다.

도 5를 참조하면, 기판(SUB) 전체 표면 위에 절연 물질을 도포하여, 버퍼 층(BUF)을 형성한다. 버퍼 층(BUF)이 형성된 기판(SUB) 전체 표면 위에 반도체 물질을 도포한다. 마스크 공정을 통해, 반도체 물질을 패터닝하여 반도체 층(ACT)(또는, 제1 신호 라인(M1, 도 4))을 형성한다. 이하에서 언급되는 반도체 층(ACT)은 반도체 물질로 형성되되 도체화된 층을 의미한다.

도 6을 참조하면, 반도체 층(ACT)이 형성된 기판(SUB) 전체 표면 위에 절연 물질을 도포하여 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)이 형성된 기판(SUB) 전체 표면 위에 게이트 금속 물질을 도포한다. 마스크 공정을 통해, 게이트 금속 물질을 패터닝하여 게이트층(GM)(또는, 제2 신호 라인(M2, 도 4))을 형성한다. 게이트층(GM)은 반도체층(ACT)과 일부 영역에서 중첩된다. 또한, 게이트층(GM)은 이후 형성될 콘택홀(CH)과 일부 중첩된다.

도 7을 참조하면, 게이트층(GM)이 형성된 기판(SUB) 전체 표면 위에 절연물질을 도포하여 층간 절연막(IN1)을 형성한다. 필요에 따라서, 층간 절연막(IN1) 위에는 하나 이상의 절연막이 더 형성될 수 있다. 절연 물질 및 반도체 물질을 패터닝하기 위한 식각 공정을 수행하여, 층간 절연막(IN1), 게이트 절연막(GI), 반도체층(ACT)을 관통하는 콘택홀(CH)을 형성한다. 반도체층(ACT)과 게이트층(GM)이 중첩되는 부분에 콘택홀(CH)의 어느 일부가 위치하며, 반도체층(ACT)과 게이트층(GM)이 중첩되지 않는 부분에 콘택홀(CH)의 다른 일부가 위치한다. 반도체층(ACT)과 게이트층(GM)이 중첩되지 않는 부분은 게이트층(GM)이 형성되지 않은 영역이다. 콘택홀(CH)을 통해, 게이트층(GM)의 일부 및 버퍼층(BUF)의 일부가 노출된다. 식각 공정 중 버퍼층(BUF)의 두께 일부가 제거될 수 있다. 또한, 게이트층(GM) 상부 표면의 두께 일부도 제거될 수 있다.

도 8을 참조하면, 콘택홀(CH)이 형성된 층간 절연막(IN1) 위에 소스/드레인 금속 물질을 도포한다. 마스크 공정을 통해, 소스/드레인 금속 물질을 패터닝하여, 소스/드레인층(SDM)(또는, 제3 신호 라인(M3, 도 4))을 형성한다. 소스/드레인층(SDM)은 콘택홀(CH)을 통해 게이트층(GM) 및 반도체층(ACT)과 일괄 콘택된다. 이에 따라, 하나 이상의 절연막을 사이에 두고 서로 다른 층에 배치된 소스/드레인층(SDM), 게이트층(GM), 반도체층(ACT)은 전기적으로 연결된다. 소스/드레인층(SDM)과 반도체층(ACT)은 측면 콘택(side contact)을 통해 전기적으로 연결된다. 도면에서 빗금친 부분은 소스/드레인층(SDM)과 반도체층(ACT)의 접촉 면을 가리킨다.

이와 같은 일괄 콘택 구조에서는, 콘택홀(CH) 형성 시 발생할 수 있는 마스크 오정렬(misalign)에 기인하여, 소스/드레인층(SDM)과 액티브층(ACT)의 접촉 면적이 달라진다. 도 9 및 도 10을 참조하면, 마스크의 오정렬에 기인하여, 콘택홀(CH)의 위치가 시프트(shift)되는 경우, 콘택홀(CH)에 의해 노출되는 반도체층(ACT)의 면적이 달라지기 때문에(a×b≠a'×b'), 콘택홀(CH) 내에서 소스/드레인층(SDM)과 반도체층(ACT)의 접촉 면적도 달라진다(b≠b'). 소스/드레인층(SDM)과 반도체층(ACT)의 접촉 면적이 달라지는 경우, 콘택 저항값이 달라진다. 소스/드레인층(SDM)과 게이트층(GM)은 모두 금속 물질을 이용하여 형성되므로 접촉 면적에 따라 콘택 저항의 편차가 발생하지 않으나, 금속 물질로 형성된 소스/드레인층(SDM)과 반도체 물질로 형성된 반도체층(ACT) 사이에서는 접촉 면적에 따라 콘택 저항 편차가 발생한다. 위치에 따라 콘택 저항의 편차가 발생하는 경우, 휘도 불균일이 발생할 수 있고, 이는 사용자에게 얼룩으로 인식되어 제품 신뢰성을 저하시킨다.

<실시예>

이하, 도 11을 통해, 본 발명의 바람직한 실시예에 의한 표시장치를 설명한다. 도 11은 본 발명의 바람직한 실시예에 의한 일괄 콘택 구조를 개략적으로 나타낸 단면도이다.

도 11을 참조하면, 본 발명의 바람직한 실시예에 의한 표시장치는 제1 신호 라인(M1), 제1 절연막(ILD1), 제2 신호 라인(M2), 제2 절연막(ILD2), 콘택홀(CH), 및 제3 신호 라인(M3)을 포함한다. 제1 신호 라인(M1)은 기판(SUB) 위에 배치된다. 제1 신호 라인(M1)과 기판(SUB) 사이에는 절연 물질을 포함하는 절연막(ILD)이 더 배치될 수 있다. 제2 신호 라인(M2)은 하나 이상의 제1 절연막(ILD1)을 사이에 두고, 제1 신호 라인(M1) 위에 배치된다. 제2 신호 라인(M2) 위에는 하나 이상의 제2 절연막(ILD2)이 배치된다.

콘택홀(CH)은 제1 신호 라인(M1), 제1 절연막(ILD1), 및 제2 절연막(ILD2)을 관통한다. 콘택홀(CH)은 제1 신호 라인(M1)의 측면을 노출시키고, 제2 신호 라인(M2)의 상부 표면의 일부 및 측면을 노출시킨다. 즉, 제1 신호 라인(M1)의 측면은 콘택홀(CH)의 하부에서 노출되고, 제2 신호 라인(M2)의 상부 표면의 일부와 측면은 콘택홀(CH)의 상부에서 노출된다.

제3 신호 라인(M3)은 콘택홀(CH)을 통해 제1 신호 라인(M1) 및 제2 신호 라인(M2)과 콘택된다. 이때, 콘택홀(CH)은 제1 신호 라인(M1)과 제2 신호 라인(M2)이 중첩되는 부분 내에 위치한다. 콘택홀(CH)의 상부 면적은 콘택홀(CH)의 하부 면적 보다 넓다. 즉, 콘택홀(CH)은 제2 신호 라인(M2) 아래에서 제1 면적(A1)을 가지고, 제2 신호 라인(M2)의 위에서 제1 면적(A1)보다 넓은 제2 면적(A2)을 갖는다. 이로써, 제1 신호 라인(M1), 제2 신호 라인(M2), 제3 신호 라인(M3)이 전기적으로 연결되는, 일괄 콘택 구조가 완성된다.

이하, 도 12 내지 도 15를 더 참조하여, 본 발명의 바람직한 실시예에 의한 표시장치를 제조하는 공정을 설명한다. 이하에서는, 표시 장치 제조 공정 중 제1 신호 라인, 제2 신호 라인, 제3 신호 라인을 하나의 콘택홀을 통해 연결하는 일괄 콘택 구조 형성 공정만을 설명하기로 한다. 도 12 내지 도 15는 본 발명의 바람직한 실시예에 의한 일괄 콘택 구조를 설명하기 위한 도면들이다. 도 16은 본 발명의 바람직한 실시예에 의한 일괄 콘택 구조의 효과를 설명하기 위한 도면들이다.

도 12을 참조하면, 기판(SUB) 전체 표면 위에 절연 물질을 도포하여, 버퍼 층(BUF)을 형성한다. 버퍼 층(BUF)이 형성된 기판(SUB) 전체 표면 위에 반도체 물질을 도포한다. 마스크 공정을 통해, 반도체 물질을 패터닝하여 반도체 층(ACT)(또는, 제1 신호 라인)을 형성한다. 이하에서 언급되는 반도체 층(ACT)은 반도체 물질로 형성되되 도체화된 층을 의미한다. 반도체층(ACT)은 플라즈마 공정을 통해 도체화될 수 있으나, 이에 한정되는 것은 아니다.

도 13을 참조하면, 반도체 층(ACT)이 형성된 기판(SUB) 전체 표면 위에 절연 물질을 도포하여 게이트 절연막(GI)을 형성한다. 게이트 절연막(GI)이 형성된 기판(SUB) 전체 표면 위에 게이트 금속 물질을 도포한다. 마스크 공정을 통해, 게이트 금속 물질을 패터닝하여, 게이트홀(GH)이 구비된 게이트층(GM)(또는, 제2 신호 라인)을 형성한다. 게이트홀(GH)은 반도체층(ACT)의 일부를 노출시킨다. 게이트홀(GH)은 이후 형성될 콘택홀(CH)과 중첩되며, 콘택홀(CH) 내측에 구비된다.

도 14를 참조하면, 게이트층(GM)이 형성된 기판(SUB) 전체 표면 위에 절연물질을 도포하여 층간 절연막(IN1)을 형성한다. 필요에 따라서, 층간 절연막(IN1) 위에는 하나 이상의 절연막이 더 형성될 수 있다. 절연 물질 및 반도체 물질을 패터닝하기 위한 식각 공정을 수행하여, 층간 절연막(IN1), 게이트 절연막(GI), 반도체층(ACT)을 관통하는 콘택홀(CH)을 형성한다. 콘택홀(CH)은 반도체층(ACT)과 게이트층(GM)이 중첩되는 부분 내에 형성된다. 콘택홀(CH)을 통해, 반도체층(ACT)의 측면, 게이트층(GM)의 측면 및 상부 표면의 일부, 그리고 버퍼층(BUF)의 일부가 노출된다. 식각 공정 중 버퍼층(BUF)의 두께 일부가 제거될 수 있다. 또한, 게이트층(GM)의 상부 표면 두께 일부(EA)도 제거될 수 있다.

콘택홀(CH)은 게이트홀(GH)과 중첩된다. 콘택홀(CH)은 게이트홀(CH)보다 넓은 면적을 갖도록 형성되며, 내측에 게이트홀(GH)이 위치할 수 있도록 설계된다. 콘택홀(CH)은 마스크 공정 시 오정렬 마진을 고려하여 형성된다. 즉, 콘택홀(CH)의 위치가 시프트 되더라도, 게이트홀(GH)이 콘택홀(CH) 내측에 위치할 수 있도록 설계된다.

콘택홀(CH) 형성 시, 게이트층(GM)은 마스크로써 기능할 수 있다. 따라서, 콘택홀(CH) 형성 위치가 시프트 되더라도, 형성된 게이트홀(GH)의 면적에 대응하여 게이트층(GM) 하부의 콘택홀(CH) 면적은 일정하게 유지된다.

콘택홀(CH) 형성 전, 게이트 금속 물질을 패터닝 할 때 게이트홀(GH)을 형성하지 않는 방법을 고려해볼 수 있다. 즉, 콘택홀(CH) 형성 시 식각 조건을 달리하여, 층간 절연막(IN1), 게이트 절연막(GI), 반도체층(ACT)은 물론, 게이트층(GM)도 함께 일괄 식각하는 방법을 고려해볼 수 있다. 다만, 절연 물질 및 반도체 물질 외에 금속 물질까지 관통할 수 있도록 식각 공정 조건을 강화시키는 경우, 소스/드레인층(SDM)과 게이트층(GM)만의 콘택이 필요한 영역에서 과식각(over etch)에 따른 악영향이 발생할 수 있다. 따라서, 본 발명의 바람직한 실시예는, 게이트 금속 물질 패턴 시 게이트홀(GH)을 미리 형성하고 이후, 콘택홀(CH)을 형성함으로써, 전술한 불량을 미연에 방지할 수 있다.

도 15를 참조하면, 콘택홀(CH)이 형성된 층간 절연막(IN1) 위에 소스/드레인 금속 물질을 도포한다. 마스크 공정을 통해, 소스/드레인 금속 물질을 패터닝하여, 소스/드레인층(SDM)(또는, 제3 신호 라인)을 형성한다. 소스/드레인층(SDM)은 콘택홀(CH)을 통해 게이트층(GM) 및 반도체층(ACT)과 일괄 콘택된다. 이에 따라, 하나 이상의 절연막을 사이에 두고 서로 다른 층에 배치된 소스/드레인층(SDM), 게이트층(GM), 반도체층(ACT)은 전기적으로 연결된다. 소스/드레인층(SDM)과 반도체층(ACT)은 측면 콘택(side contact)을 통해 전기적으로 연결된다. 도면에서 빗금친 부분은 소스/드레인층(SDM)과 반도체층(ACT)의 접촉 면을 가리킨다.

본 발명의 바람직한 실시예에서는, 콘택홀(CH) 형성 시 마스크 오정렬이 발생하더라도, 소스/드레인층(SDM)과 액티브층(ACT)의 접촉 면적이 일정하다. 도 16를 참조하면, 마스크의 오정렬에 기인하여, 콘택홀(CH)의 위치가 시프트되는 경우에도, 콘택홀(CH)에 의해 노출되는 반도체층(ACT)의 면적이 동일하기 때문에(a×b=a'×b'), 콘택홀(CH) 내에서 소스/드레인층(SDM)과 반도체층(ACT)의 접촉 면적도 동일하다(a=a'=a'', b=b'=b''). 따라서, 본 발명의 바람직한 실시예에서는, 소스/드레인층(SDM)과 반도체층(ACT)의 접촉 면적이 일정하기 때문에, 콘택 저항값이 위치에 따라 달라지지 않는다. 본 발명에 의한 바람직한 실시예는 위치에 따라 콘택 저항의 편차가 발생하는 문제를 방지할 수 있어, 콘택 저항의 편차에 기인한 휘도 불균일 불량을 방지할 수 있다. 이에 따라, 본 발명의 바람직한 실시예는 제품 신뢰성이 향상된 표시장치를 제공할 수 있다.

본 발명의 바람직한 실시예는 하나의 콘택홀을 통해, 서로 다른 층에 배치된 제1 신호 라인, 제2 신호 라인, 제3 신호을 전기적으로 연결시킬 수 있는 신규한 일괄 콘택 구조를 개시한다. 이에 따라, 본 발명은 종래 대비 콘택홀의 개수를 줄일 수 있어 개구율이 향상된 표시장치를 제공할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양하게 변경 및 수정할 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정해져야만 할 것이다.

SUB : 기판 M1 : 제1 신호 라인
M2 : 제2 신호 라인 M3 : 제3 신호 라인
ILD1 : 제1 절연막 ILD2 : 제2 절연막
CH : 콘택홀 GH : 게이트홀
ACT : 반도체층 GI : 게이트 절연막
GM : 게이트층 IN1 : 층간 절연막
SDM : 소스/드레인층

Claims (8)

1. 버퍼층을 사이에 두고 기판 위에 배치된 제1 신호 라인;
   하나 이상의 제1 절연막을 사이에 두고, 상기 제1 신호 라인 위에 배치된 제2 신호 라인;
   상기 제2 신호 라인 위에 배치된 하나 이상의 제2 절연막;
   상기 제1 신호 라인, 상기 제2 신호 라인, 상기 제1 절연막, 및 상기 제2 절연막을 관통하는 콘택홀; 및
   상기 콘택홀을 통해 상기 제1 신호 라인 및 상기 제2 신호 라인과 콘택되는 제3 신호 라인을 포함하고,
   상기 콘택홀은,
   상기 제1 신호 라인과 상기 제2 신호 라인이 중첩되는 부분 내에 위치하고,
   상기 제1 신호 라인의 측면이 상기 콘택홀의 하부에서 노출되고, 상기 제2 신호 라인의 상부 표면의 일부와 측면이 상기 콘택홀의 상부에서 노출되며,
   상기 제3 신호 라인은 상기 제1 신호 라인의 노출된 측면, 상기 제2 신호 라인의 노출된 상부 표면의 일부와 측면 및 상기 콘택홀에 의해 노출된 상기 버퍼층의 상부 표면의 일부와 콘택되고,
   상기 제1 신호 라인은 도체화된 반도체 물질을 포함하고, 상기 제2 신호 라인 및 상기 제3 신호 라인은 금속 물질을 포함하는 표시장치.
2. 삭제
3. 제 1 항에 있어서,
   상기 콘택홀의 상부 면적이 상기 콘택홀의 하부 면적보다 넓은 표시장치.
4. 삭제
5. 버퍼층을 사이에 두고 기판 위에, 제1 신호 라인을 형성하는 단계;
   상기 제1 신호 라인 위에, 하나 이상의 제1 절연막을 형성하는 단계;
   상기 제1 절연막 위에, 게이트홀이 구비된 제2 신호 라인을 형성하는 단계;
   상기 제2 신호 라인 위에, 하나 이상의 제2 절연막을 형성하는 단계;
   상기 제1 신호 라인, 상기 제1 절연막, 상기 제2 절연막을 관통하며, 상기 게이트홀과 중첩되는 콘택홀을 형성하는 단계; 및
   상기 제2 절연막 위에 배치되며, 상기 콘택홀을 통해 상기 제1 신호 라인 및 상기 제2 신호 라인과 접촉하는 제3 신호 라인을 형성하는 단계를 포함하고,
   상기 콘택홀은,
   상기 제1 신호 라인과 상기 제2 신호 라인이 중첩되는 부분 내에 위치하고,
   상기 콘택홀을 형성하는 단계에서 상기 제1 신호 라인의 측면이 상기 콘택홀의 하부에서 노출되고, 상기 제2 신호 라인의 상부 표면의 일부와 측면이 상기 콘택홀의 상부에서 노출되고, 상기 버퍼층의 상부 표면의 일부가 식각되며,
   상기 제3 신호 라인을 형성하는 단계에서, 상기 제1 신호 라인의 노출된 측면, 상기 제2 신호 라인의 노출된 상부 표면의 일부와 측면 및 상기 상기 버퍼층의 상부 표면의 일부와 콘택되고,
   상기 제1 신호 라인은 도체화된 반도체 물질을 포함하고, 상기 제2 신호 라인 및 상기 제3 신호 라인은 금속 물질을 포함하는 표시장치 제조 방법.
6. 제 5 항에 있어서,
   상기 콘택홀은,
   상기 게이트홀보다 넓은 면적을 갖는 표시장치 제조 방법.
7. 제 5 항에 있어서,
   상기 콘택홀은,
   상기 제2 신호 라인의 아래에서 제1 면적을 가지고, 상기 제2 신호 라인의 위에서 상기 제1 면적보다 넓은 제2 면적을 갖는 표시장치 제조 방법.
8. 삭제

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