JP2021524926A - 表示パネルおよび表示装置 - Google Patents

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Abstract

本開示は表示パネル及び表示装置を提供する。該表示パネルは、基板（２００）、複数の画素単位（１０１）、機能信号線（０１）、及び第１導電構造（０２）を備える。基板（２００）は表示領域（２０１）と前記表示領域（２０１）の少なくとも一側に位置する周辺領域（２０２）を含む。複数の画素単位（１０１）は前記表示領域（２０１）に位置し、各画素単位（１０１）は、発光単位（２０）と前記発光単位（２０）に駆動電流を供給するための画素回路構造（１０）を含み、前記発光単位（２０）は、エレクトロルミネセンス素子である。機能信号線は各画素単位の画素回路構造に接続される共に、前記画素回路構造に共通電圧信号を提供する。第１導電構造は前記機能信号線と並列接続すると共に、前記機能信号線とは異なる層に配置される。該表示パネルは表示均一性と解像度を向上させ、表示パネルの表示品質を向上させることができる。【選択図】図３

Description

本開示の実施例は、表示パネル及び表示装置に関するものである。
表示技術の分野では、有機発光ダイオード（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）表示パネルは、自発光、高コントラスト比、低消費電力、広視野角、高速応答、可撓性パネルに好適で、適用可能な温度範囲が広く、製造方法が簡単などの利点を有し、より幅広い適用が期待される。
本開示の実施例は、表示パネル及び表示装置を提供する。該表示パネルは、表示均一性と解像度の向上を両立させ、よって、表示パネルの表示品質を向上させ得る。
本開示の少なくとも１つの実施例に係る表示パネルは、
表示領域と表示領域の少なくとも一側に位置する周辺領域を含む基板と、
前記表示領域に位置し、エレクトロルミネセンス素子である発光単位と前記発光単位に駆動電流を供給するための画素回路構造をそれぞれ含む複数の画素単位と；
各画素単位の画素回路構造に接続される共に、前記画素回路構造に共通電圧信号を提供する機能信号線と；
前記機能信号線と並列接続し、且つ前記機能信号線とは異なる層に配置される第１導電構造とを備える。
幾つかの実施例において、前記複数の画素単位は、及び複数行の画素単位及び複数列の画素単位を形成するように、行の方向及び列の方向に延びており、前記機能信号線は、第１方向に沿って延びる第１信号線を含み、前記第１信号線は、一行の画素単位又は一列の画素単位に沿って延びる。
幾つかの実施例において、前記機能信号線は、第２方向に沿って延びる第２信号線を含み、前記第２信号線は前記周辺領域に位置し、前記第２信号線は前記第１信号線と接続し、前記第２方向は前記第１方向と交差する。
幾つかの実施例において、前記第２信号線は信号入力回路に接続される。
幾つかの実施例において、前記第１導電構造は、第１方向に沿って延びる第１導電線を含み、前記第１導電線は、一行の画素単位又は一列の画素単位に沿って延びる。
幾つかの実施例において、前記第１導電構造は、第２方向に沿って延びる第２導電線を含み、前記第２導電線は前記周辺領域に位置し、前記第２導電線は前記第１導電線に接続される。
幾つかの実施例において、前記第２導電線と前記第１導電線は異なる層に配置される。
幾つかの実施例において、表示パネルは、前記第１導電構造と前記機能信号線との間に位置する絶縁層をさらに含み、前記第１導電構造と前記機能信号線は、両者の間に位置する前記絶縁層を貫通するビアホールを介して接続される。
幾つかの実施例において、前記ビアホールは、前記表示領域に位置する表示領域ビアホール及び周辺領域に位置する周辺領域ビアホールのうちの少なくとも一方を含む。
幾つかの実施例において、前記基板に垂直な方向において、前記第１信号線及び第１導電線は第１重なり領域を有し、前記表示領域ビアホールは前記第１重なり領域に位置し、前記第１信号線と前記第１導電線は、前記表示領域ビアホールを介して接続される。
幾つかの実施例において、前記基板に垂直な方向において、前記第２信号線及び第２導電線は第２重なり領域を有し、前記周辺領域ビアホールは前記第２重なり領域に位置し、前記第２信号線と前記第２導電線は、前記周辺領域ビアホールを介して接続される。
幾つかの実施例において、前記表示領域ビアホールの数は複数であり、画素単位毎に少なくとも１つの表示領域ビアホールが設けられる。
幾つかの実施例において、前記周辺領域ビアホールの数は複数であり、前記複数の周辺領域ビアホールのそれぞれは、一行の画素単位又は一列の画素単位に対応する。
幾つかの実施例において、前記第１導電線は転送パターンを介して前記第１信号線に接続され、前記第１導電線と前記転送パターンは、両者の間に位置する絶縁層を貫通するビアホールを介して接続され 、前記転送パターンと前記第１信号線は、両者の間に位置する絶縁層を貫通するビアホールを介して接続される。
幾つかの実施例において、各発光単位は第１電極を含み、異なる発光単位の第１電極は互いに絶縁され、前記第１導電構造は第１電極と同層にあり、前記第１導電線は、隣接する行の画素単位又は隣接する列の画素単位の第１電極の隙間に延びる。
幾つかの実施例において、表示パネルは、ゲート線、データ線、第１電源線、及び第２電源線をさらに含み、前記画素回路構造は、蓄積容量、駆動トランジスタ、データ書き込みトランジスタ、及び閾値補償トランジスタを含み、前記蓄積容量の第１極は前記第１電源線に電気的に接続され、前記蓄積容量の第２極は第１接続電極を介して前記閾値補償トランジスタの第２極に電気的に接続され；前記データ書き込みトランジスタのゲートは前記ゲート線に電気的に接続され、前記データ書き込みトランジスタの第１極と第２極は、それぞれ前記データ線と前記駆動トランジスタの第１極に電気的に接続され；前記閾値補償トランジスタのゲートと前記ゲート線は電気的に接続され、前記閾値補償トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極とゲートに電気的に接続され；前記発光素子の第２電極は前記第２電源線に電気的に接続される。
幾つかの実施例において、前記第１導電線は、第１幅を有する第１部分及び第２幅を有する第２部分を含み、前記第１幅は第２幅よりも小さく、前記基板に垂直な方向において、前記第２部分は、前記駆動トランジスタのチャネル領域、前記データ書き込みトランジスタのチャネル領域、及び閾値補償トランジスタのチャネル領域のうちの少なくとも１つと重なり合う。
幾つかの実施例において、表示パネルは、初期化信号線、発光制御信号線、及びリセット制御信号線をさらに含み、ここで、前記画素回路構造は、第１発光制御トランジスタ、第２発光制御トランジスタ、第１リセットトランジスタ及び第２リセットトランジスタをさらに含み；前記第１発光制御トランジスタのゲートは前記発光制御信号線に電気的に接続され、前記第１発光制御トランジスタの第１極と第２極は、それぞれ前記第１電源線と前記駆動トランジスタの第１極に電気的に接続され；前記第２発光制御トランジスタのゲートは前記発光制御信号線に電気的に接続され、前記第２発光制御トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極と前記発光素子の第１電極に電気的に接続され；前記第１リセットトランジスタのゲートは前記リセット制御信号線に電気的に接続され、前記第１リセットトランジスタの第１極と第２極は、それぞれ前記初期化信号線と前記駆動トランジスタのゲートと電気的に接続され；前記第２リセットトランジスタのゲートは前記リセット制御信号線に電気的に接続され、前記第２リセットトランジスタの第１極と第２極は、それぞれ前記初期化信号線と前記発光素子の第１電極に電気的に接続される。
幾つかの実施例において、前記画素回路構造は、前記データ線と前記第１電源線との間に配置される第１安定化容量をさらに含み、前記第１安定化容量は第１容量電極を含み；前記ゲート線、前記駆動トランジスタのゲートと前記蓄積容量の第２極は同層に配置され；前記第１容量電極、前記初期化信号線、及び前記蓄積容量の第１極は同層に配置され；前記データ線、前記第１電源線及び前記第１接続電極は同層に配置され；前記第１容量電極と前記データ線とは、前記基板に垂直な方向で互いに重なり合う。
幾つかの実施例において、前記機能信号線は、初期化信号線、第１電源線、第２電源線のうちの少なくとも１つを含む。
幾つかの実施例において、前記ゲート線、前記発光制御信号線、及び前記リセット制御信号線は第１導電パターン層に配置され；前記第１信号線は第２導電パターン層に配置され；前記データ線、前記第１電源線及び前記第２信号線は第３導電パターン層に配置され；前記第１電極、前記第１導電線、及び前記第２導電線は第４導電パターン層に配置され；前記第１信号線と前記第２信号線は前記初期化信号線を構成し、前記第１導電線及び前記第２導電線は前記第１導電構造を構成する。
幾つかの実施例において、前記閾値補償トランジスタ及び前記第１リセットトランジスタは、金属酸化物半導体薄膜トランジスタである。
幾つかの実施例において、表示パネルは第２導電構造をさらに含み、前記機能信号線は前記初期化信号線であり、前記第２導電構造は前記第１電源線と並列接続し、前記第２導電構造は前記第３導電パターン層と前記第４導電パターン層との間に位置する。
幾つかの実施例において、前記画素回路構造は、第２安定化容量及び第３安定化容量のうちの少なくとも１つをさらに含み、前記第２安定化容量は、前記データ線と前記駆動トランジスタの第１極の間に提供され、前記第３安定化容量は、前記第１電源線と前記駆動トランジスタの第１極の間に提供される。
本開示の実施例は、本開示の少なくとも１つの実施例に係る表示パネルを備える表示装置をさらに提供する。
本開示の実施例の技術案をより明確に説明するために、実施例又は関連技術の説明に必要な図面を簡単に説明する。以下の説明における図面は、ただ本開示の実施例の一部であり、本開示を限定することではないのは明らかである。
本開示の少なくとも１つの実施例に係る表示パネルの上面図である。 本開示の少なくとも１つの実施例に係る表示パネルの１つの画素単位を示す図である。 本開示の少なくとも１つの実施例に係る表示パネルの各画素単位に信号を提供するための信号線を示す図である。 本開示の少なくとも１つの実施例に係る表示パネルの上面図である。 図２中のＭーＮ線に沿った断面図である。 図２におけるの４つの導電パターン層の各々を示す上面図である。 図２におけるの４つの導電パターン層の各々を示す上面図である。 図２におけるの４つの導電パターン層の各々を示す上面図である。 図２におけるの４つの導電パターン層の各々を示す上面図である。 本開示の１つの実施例に係る表示パネルにおける機能信号線と信号入力回路との接続を示す図である。 本開示の他の１つの実施例に係る表示パネルの上面図である。 図６Ａの中のＸーＹにおける断面を示す図である。 本開示の１つの実施例に係る表示パネルにおける第４導電パターン層を示す図である。 本開示の１つの実施例に係る表示パネルにおける第１導電線を示す図である。 本開示の１つの実施例に係る表示パネルにおける第１信号線と薄膜トランジスタのチャネル領域の上面図である。 本開示の１つの実施例に係る表示パネルの断面を示す図である。 本開示の１つの実施例に係る表示パネルの構造を示す図である。 本開示の１つの実施例に係る表示パネルの平面を示す図である。 本開示の１つの実施例に係る表示パネルにおける１つの画素単位のタイミング信号図である。 本開示の他の実施例に係る表示パネルの構造を示す図である。 本開示の１つの実施例に係る表示パネルの平面を示す図である。 図１５における表示パネルの切断線Ｉ−Ｉ’に沿った断面図である。 図１５における表示パネルの切断線ＩＩ−ＩＩ’に沿った断面図である。
以下、図面と合わせて、添付図面に示される後述で詳述される非限定的な例示的な実施例を参照して、本開示の実施例の技術案を明確かつ完全に説明し、本開示の実施例とそれらの様々な特徴及び有利な細部をさらに全面的に説明する。図面に示される特徴は必ずしも縮尺通りに描かれていないことに注意されたい。本開示は、本開示の例示的な実施例の不明瞭を回避するため、既知の材料、構成要素、及びプロセス技術の説明を省略する。例示的な実施例は、本開示の実施を容易に理解し、当業者に例示的な実施例を実施できるように挙げている。したがって、これらの実施例は、本開示の実施例の範囲を限定するものと解釈されるべきではない。
特に定義されない限り、本開示で使用される技術用語又は科学用語は、本開示が属する技術分野の当業者によって理解される通常の意味で理解されるものとする。本開示で使用される用語「第１」、「第２」、及びこれらに類する用語は、いかなる順序、数量、又は重要性も示さなく、単に異なる構成部分を区別するために使用される。同様に、「１つ」、「１」、又は「該」などに類する用語は、数量の制限を示すものではなく、少なくとも１つあることを示す。「含む」又は「包含」などに類する用語は、その用語の前に存在する要素又は物品が、その用語の後にある要素又は物品及びその均等物を包含することを意味すると同時に、他の要素又は物品を排除すると意図しない。「接続する」又は「互いに接続する」などの類似する用語は、物理的又は機械的な接続に限定されず、直接的に又は間接的にを問わず、電気的に接続されることを含むとする。「上」、「下」、「左」、「右」などは、相対位置関係を示すためのみに使用され、記載されるオブジェクトの絶対位置が変わると、相対位置関係もそれに応じて変わる場合がある。さらに、本開示の各々の実施例において、同一又は類似の参照符号は、同一又は類似の構成要素を示す。
表示製品の適用が幅広くなるに伴い、消費者は表示均一性や及び解像度などの表示品質に対する要求がますます高まっている。例えば、以下は表示が不均一になる原因である。ワイヤの電圧入力末端は、電圧入力開始端よりも明らかな電圧降下（ＩＲ ｄｒｏｐ）効果を持ち、よって信号遅延の問題が容易に発生し、表示パネルの表示が不均一になる。例えば、ワイヤのサイズを大きくすることは表示均一性を向上させる簡単な方法であるが、ワイヤのサイズを大きすることは解像度の向上に不利である。解像度を高めるためには、例えば、線の幅を減らすなど、回路構造のサイズを小さくすることできるが、線の幅を減らすと、表示の不均一性が悪化する同時に、線の幅を減らすと、プロセスの歩留まりも低下する。現在、ＯＬＥＤの回路構造は液晶表示器（Ｌｉｑｕｉｄ ｃｒｙｓｔａｌ ｄｉｓｐｌａｙ、ＬＣＤ）の回路構造よりも複雑であり、解像度を改善する余地は限られる。したがって、高解像度と表示均一性の要求を両立させる、新しいデザインの提供が要求される。
本開示の少なくとも１つの実施例は、表示パネルの表示均一性と表示パネルの解像度向上を両立させることができる表示パネルを提供する。
図１Ａは本開示の少なくとも１つの実施例に係る表示パネルの上面図である。該表示パネルは、基板２００と複数の画素単位１０１を備える。基板２００は、表示領域２０１と、表示領域２０１の少なくとも一側に位置する周辺領域２０２とを含み、複数の画素単位１０１は、表示領域２０１に位置する。図１Ａには、周辺領域２０２が表示領域２０１を囲むように設けられているが、本開示はこれに限定されない。画素単位１０１の数及び配置方式は、図に示すものに限定されない。
図１Ｂは本開示の少なくとも１つの実施例に係る表示パネルの１つの画素単位を示す図である。図１Ｂに示すように、各画素単位１０１は、発光単位２０と、発光単位２０に駆動電流を供給するための画素回路構造１０とを含み、発光単位２０は、エレクトロルミネセンス素子、例えば、有機発光ダイオード（ＯＬＥＤ）のような有機エレクトロルミネセンス素子であってもよい。エレクトロルミネッセンス素子の駆動原理は、例えば以下に示す通りである。エレクトロルミネッセンス素子は電流によって駆動され、電流の大きさが表示階調を決定するため、異なる画素の間が同じ駆動信号の制御の下で、異なる位置での画素の機能信号線の電圧降下の差異は電流の差異を引き起こす可能性があり、電流の差異は表示の不均一を引き起こすことができる。
図１Ｃは本開示の少なくとも１つの実施例に係る表示パネルにおける各画素単位に信号を提供するための信号線を示す図である。図１Ｃは、ゲート線１１、データ線１２、第１電源線１３、第２電源線１４、及び初期化信号線１６を示すである。例えば、ゲート線１１は、画素回路構造１０に走査信号Ｓｃａｎを提供するように配置され、データ線１２は、画素回路構造１０にデータ信号Ｄａｔａを提供するように配置され、第１電源線１３は、画素回路構造１０に一定の第１電圧信号ＥＬＶＤＤを提供するように配置され、第２電源線１４は、画素回路構造１０に一定の第２電圧信号ＥＬＶＳＳを提供するように配置され、そして、第１電圧信号ＥＬＶＤＤは第２電圧信号ＥＬＶＳＳより大きくされる。初期化信号線１６は、画素回路構造１０に初期化信号Ｖｉｎｔを提供するように配置される。初期化信号Ｖｉｎｔは一定の電圧信号であり、その大きさは、例えば、第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳの間にあるが、これに限定されない、例えば、初期化信号Ｖｉｎｔは第２電圧信号ＥＬＶＳＳ以下とする。例えば、第１電源線１３、第２電源線１４、及び初期化信号線１６などの信号線は、前述の信号遅延の問題を有する。
図２は本開示の少なくとも１つの実施例に係る表示パネルの上面図である。該表示パネルは、機能信号線０１をさらに含む。機能信号線０１は各画素単位１０１の画素回路構造１０に接続される共に、画素回路構造１０に共通電圧信号を提供する。例えば、共通電圧信号は一定の電圧信号であってもよい。
図２に示すように、該表示パネルは、第１導電構造０２をさらに含む。第１導電構造０２は前記機能信号線と並列接続し、且つ前記機能信号線０１とは異なる層に配置される。例えば、第１導電構造Ｏ２と機能信号線が異なる層に配置される構成は、ビアホールを介する両者の並列接続に有利である。
本開示の実施例に係る表示パネルにおいて、第１導電構造０２は機能信号線０１と並列接続され、機能信号線の抵抗を低減することができるため、機能信号線の抵抗問題に起因する信号遅延問題が抑制される。同時に、第１導電構造０２と機能信号線０１との並列接続が信号遅延の問題を抑制することができるので、幅の比較的な広い機能信号線を使用する必要がなく、解像度の向上に有利である。したがって、本開示の実施例に係る表示パネルは、表示均一性と解像度の向上を両立させることができ、ひいては表示パネルの表示品質が向上される。
例えば、図２に示すように、複数の画素単位１０１は、及び複数の行の画素単位及び複数の列の画素単位を形成するように行方向及び列方向に沿って延びる。図２には、３行と３列の画素単位が示されており、本開示の実施例は、これを例として説明する。例えば、行方向は水平で、列方向は垂直である。機能信号線０１は、第１方向Ｄ１に沿って延びる第１信号線０１１を含み、第１信号線０１１は一行の画素単位に沿って延びる。例えば、第１信号線０１１は表示領域２０１に位置する。
例えば、図２に示すように、抵抗をさらに低減するため、機能信号線０１は、第２方向Ｄ２に沿って延びる第２信号線０１２をさらに含み、第２信号線０１２は周辺領域２０２に位置し、第２信号線０１２は第１信号線０１１と接続し、第２方向Ｄ２は第１方向Ｄ１と交差する。さらに例えば、第２方向Ｄ２は第１方向Ｄ１に垂直である。図２に示すように、第１信号線０１１と第２信号線０１２は異なる層に配置され、絶縁層を貫通するビアホールを介して電気的に接続される。もちろん、第１信号線０１１と第２信号線０１２は同層に配置してもよい。
例えば、図２に示すように、第１導電構造０２は、第１方向Ｄ１に沿って延びる第１導電線０２１を含み、第１導電線０２１は一行の画素単位に沿って延びる。例えば、第１導電線０２１は表示領域に位置する。
例えば、図２に示すように、抵抗をさらに低減するために、第１導電構造０２は、第２方向Ｄ２に沿って延びる第２導電線０２２をさらに含み、第２導電線０２２は周辺領域２０２に位置し、第２導電線０２２は第１導電線０２１と接続する。図２に示すように、第１導電線０２１と第２導電線０２２は同層に配置される。もちろん、第１信号線０２１と第２信号線０２２は異なる層に配置され、絶縁層を貫通するビアホールを介して電気的に接続されてもよい。
異なる導電パターン層の間に絶縁層を設けてもよい。例えば、図２に示すように、表示パネルは、絶縁層（図示せず、図３を参照）をさらに含み、絶縁層は第１導電構造０２と機能信号線０１の間に位置し、第１導電構造０２と機能信号線０１は絶縁層を貫通するビアホールＶを介して接続される。
例えば、図２に示すように、ビアホールＶは、表示領域に位置する表示領域ビアホールＶ１及び周辺領域に位置する周辺領域ビアホールＶ２のうちの少なくとも一方を含む。
例えば、図２に示すように、表示パネルの上面図において、第１信号線０１１と第１導電線０２１は第１重なり領域ＯＬ１を有し、表示領域ビアホールＶ１は第１重なり領域ＯＬ１に位置し、第１信号線０１１と第１導電線０２１は、表示領域ビアホールＶ１を介して接続される。本開示の実施例において、表示パネルの上面図は、基板２００に垂直な方向の表示パネルの上面図であることに留意されたい。
例えば、本開示の実施例において、基板２００に垂直な方向は、基板２００の厚さの方向、又は基板２００の主面に垂直な方向であってもよい。例えば、表示パネルの上面図は、表示パネルの上からの正投影により得られた図である。
例えば、図２に示すように、機能信号線の抵抗をさらに低減するために、表示領域ビアホールＶ１の数は複数であり、各画素単位１０１には少なくとも１つの表示領域ビアホールＶ１が設けられる。例えば、表示領域ビアホールＶ１の数は、少なくとも画素単位の数と同じであり得る。例えば、表示領域ビアホールＶ１の数は、画素単位の数の少なくとも１倍（例えば、２倍）であり得る。
例えば、図２に示すように、表示パネルの上面図において、第２信号線０１２と第２導電線０２２は第２重なり領域ＯＬ２を有し、周辺領域ビアホールＶ２は第２重なり領域ＯＬ２に位置し、第２信号線０１２と第２導電線０２２は、周辺領域ビアホールＶ２を介して接続される。
例えば、図２に示すように、機能信号線の抵抗をさらに低減するため、周辺領域ビアホールＶ２の数は複数である。例えば、複数の周辺領域ビアホールＶ２の２つ毎は、一行の画素単位に対応する。
図２において、第１導電構造０２と機能信号線０１は、表示領域ビアホールＶ１と周辺領域ビアホールＶ２を介して並列接続される場合を例として説明する。説明すべきなのは、第１導電構造０２と機能信号線０１は、表示領域ビアホールＶ１のみを介して並列接続されてもよいし、周辺領域ビアホールＶ２のみを介して並列接続されてもよい。また、表示領域ビアホールＶ１及び周辺領域ビアホールＶ２の配置は、図２に示されるものに限定されない。
例えば、図２に示すように、パターニングプロセスに適すると共に、ビアホールの作製の難しさを低減するため、第１導電線０２１は、転送パターン２７１を介して及び第１信号線０１１と接続され、第１信号線０１１と及び転送パターン２７１とは、それらの間の絶縁層を貫通するビアホールＶ１１を介して接続され、接続パターン２７１と第１導電線０２１とは、それらの間の絶縁層を貫通するビアホールＶ１１を介して接続される（図３も参照）。もちろん、転写パターン２７１は設けられなくてもよく、本開示の実施形態はこれを限定しない。
図３は図２のＭーＮ線に沿った断面図である。図３に示すように、機能信号線０１は第１信号線０１１と第２信号線０１２を含み、第１信号線０１１と第２信号線０１２は層間絶縁層を貫通するビアホールＶ０を介して電気的に接続される。周辺領域において、第２導電線０２２と第２信号線０１２は、第２導電線０２２と第２信号線０１２（機能信号線０１）との間の絶縁層３０を貫通するビアホールＶ２を介して電気的に接続される。表示領域において、転送パターン２７１と第１信号線０１１とは、第１信号線０１１と転送パターン２７１との間に位置する層間絶縁層２６を貫通するビアホールＶ１１を介して電気的に接続され、第２導電線０２１と転送パターン２７１は、それらの間に位置する絶縁層３０を貫通するビアホールＶ１２を介して電気的に接続される。図３は、ベース基板２００及びその上のバッファ層２８も示している。図３は、第１重なり領域ＯＬ１及び第２重なり領域ＯＬ２も示している。
図４Ａ−図４Ｄは、図２における４つの導電パターン層の各々の上面図である。図２及び図４Ａ−図４Ｄに示すように、表示パネルは、第１導電パターン層２３、第２導電パターン層２５、第３導電パターン層２７、及び第４導電パターン層２９を含む。
図４Ａに示すように、第１導電パターン層２３は、ゲート線１１、発光制御信号線１５、及びリセット制御信号線１７を含む。
図４Ｂに示すように、第２導電パターン層２５は、第１信号線０１１を含む。図４Ａ及び図４Ｂに示すように、第１信号線０１１とゲート線１１は同じ方向に沿って延びる。複数の第１信号線０１１は、互いに離間する。例えば、各第１信号線０１１は、一行の画素単位に対応してもよい。
図４Ｃに示すように、第３導電パターン層２７は、第２信号線０１２、データ線１２、第１電源線１３、及び転送パターン２７１を含む。例えば、第２信号線０１２とゲート線１２は同じ方向に沿って延びる。例えば、データ線１２は一列の画素単位に対応し、第１電源線１３は一列の画素単位に対応してもよい。
図４Ｄに示すように、第４導電パターン層２９は第１導電構造０２を含み、第１導電構造０２は電気的に接続される第１導電線０２１及び第２導電線０２２を含む。例えば、第１導電線０２１と第２導電線０２２は同層に配置されてもよいし、もちろん、異なる層に配置され、絶縁層を貫通するビアホールを介して電気的に接続されてもよい。例えば、１つの実施例において、第１導電線０２１は第１電極２００１（図７を参照）と同層にあり、第２導電線０２２は初期化信号線１６の周辺領域に位置する部分と同層にある。
例えば、図２の機能信号線０１は、画素回路構造の中の初期化信号線１６であってもよい。もちろん、機能信号線０１は第１電源線１３であってもよく、これについては図６Ａで詳細に説明する。初期化信号線１６は、表示領域に位置する部分（第１信号線０１１に対応する）と周辺領域に位置する部分（第２信号線０１２に対応する）とを含んでもよい。
図５は本開示の１つの実施例に係る表示パネルにおける機能信号線と信号入力回路との接続を示す図である。図５に示すように、第２信号線０１２は信号入力回路８０に接続される。例えば、図５に示すように、第２信号線０１２と第１信号線０１１は異なる層に配置され、ビアホールＶ２を介して接続される。
図５に示すように、機能信号線０１の信号入力回路８０に近接する部分は電圧入力開始端、機能信号線０１の信号入力回路８０から離れる部分は電圧入力末端であってもよい。本開示の実施例において、第１導電構造０２が機能信号線０１と並列接続されるため、電圧入力末端と電圧入力開始端の間の電圧降下効果に起因する信号遅延の問題が抑制される。同時に、信号遅延の問題が抑制されるため、幅の比較的な広い機能信号線を使用する必要がなく、表示パネルの解像度の向上に有利であり、表示品質の向上にも有利である。
図６Ａは本開示の１つの実施例に係る表示パネルの上面図である。図６Ａに示すように、第１信号線０１１は一列の画素単位に沿って延び、第１導電線０２１は一列の画素単位に沿って延び、複数の周辺領域ビアホールＶ２のうちの四つごとには、一列の画素単位が対応付けられる。図６Ａに示すように、第２信号線０１２は一行の画素単位に沿って延び、第２導電線０２２は一行の画素単位に沿って延びる。
図６Ｂは、図６Ａの中のＸーＹに沿った断面図である。図６Ａ及び６Ｂに示すように、第１信号線０１１と第２信号線０１２は、それらの間の層間絶縁層２６を貫通するビアホールＶ０を介して電気的に接続されて機能信号線０１を構成する。第１導電線０２１と第１信号線０１１は、それらの間の絶縁層３０を貫通する表示領域ビアホールＶ１を介して電気的に接続される。転送パターン２７２と第２信号線０１２とは、それらの間の層間絶縁層２６を貫通するビアホールＶ２１（周辺領域ビアホールＶ２）を介して電気的に接続される。第２導電線０２２と転送パターン２７２とは、それらの間に位置する絶縁層３０を貫通するビアホールＶ２２（周辺領域ビアホールＶ２）を介して電気的に接続される。
図７は、本開示の１つの実施例に係る表示パネルにおける第４導電パターン層を示す図である。例えば、図７に示すように、各発光単位（例えば、有機エレクトロルミネセンスダイオード）は、第１電極２００１を含み、異なる発光単位の第１電極２００１は互いに絶縁され、第１導電構造０２は第１電極２００１と同層にある。第１導電構造０２は同層に配置されると共に電気的に接続される第１導電線０２１及び第２導電線０２２を含む。
図８は本開示の１つの実施例に係る表示パネルにおける第１導電線を示す図である。図８に示すように、第１導電線０２１は、隣接する行の画素単位１０１の第１電極２００１の隙間に延びる。もちろん、同様に、第１導電線０２１は、隣接する列の画素単位１０１の第１電極２００１の隙間に延びることができる。図８に示すように、第１導電線０２１と第２導電線０２２は異なる層に配置される。例えば、第１導線０２１及び第２導線０２２の一方は第１電極２００１と同層に配置され、他方は他の導電構造と同層に配置されてもよいが、これに限定されない。
図９は本開示の１つの実施例に係る表示パネルにおける第１信号線と薄膜トランジスタのチャネル領域の上面図である。
例えば、第１導電線０２１は、第１幅を有する第１部分０２１１及び第２幅を有する第２部分０２１２を含み、第１幅ｄ１は第２幅ｄ２よりも小さい。表示パネルの上面図において、第２部分０２１２は、駆動トランジスタのチャネル領域Ｔ１ａ、データ書き込みトランジスタのチャネル領域Ｔ２ａ、及び閾値補償トランジスタのチャネル領域Ｔ３ａのうちの少なくとも１つと重なり合う。ここでの駆動トランジスタ、データ書き込みトランジスタ、及び閾値補償トランジスタは、以下に記載する駆動トランジスタＴ１、データ書き込みトランジスタＴ２、及び閾値補償トランジスタＴ３（例えば、図１１に示す）を参照すればよい。駆動トランジスタのチャネル領域Ｔ１ａ、データ書き込みトランジスタのチャネル領域Ｔ２ａ、閾値補償トランジスタのチャネル領域Ｔ３ａは、図１５を参照してもできる。第１導電線の第２部分を用いて薄膜トランジスタのチャネル領域を遮蔽することにより、薄膜トランジスタの安定性をさらに向上し、漏れ電流を低減できる。図９の表示パネルの上面図において、第２部分０２１２は、駆動トランジスタのチャネル領域Ｔ１ａ、データ書き込みトランジスタのチャネル領域Ｔ２ａ、及び閾値補償トランジスタのチャネル領域Ｔ３ａと重なり合うことを例として説明したい。本開示の実施例において、第２部分０２１２は、駆動トランジスタのチャネル領域Ｔ１ａ、データ書き込みトランジスタのチャネル領域Ｔ２ａ、及び閾値補償トランジスタのチャネル領域Ｔ３ａのうちの１つ又は２つと重なってもよい。
図１０は本開示の１つの実施例に係る表示パネルの断面を示す図である。図３に示される表示パネルと比較して、表示パネルは、第５導電パターン層２９０をさらに含む。第５導電パターン層２９０は、第３導電パターン層２７と第４導電パターン層２９との間に位置しても良い。第５導電パターン層２９０は、第２導電構造０３を含んでもよく、該実施例において、機能信号線０１は初期化信号線１６であり、第２導電構造０３と第１電源線１３は並列接続される。例えば、表示パネルの上面図において、第２導電構造０３はグリッド形状であってもよい。
図１０に示すように、第５導電パターン層２９０は、パターニングプロセスとの適合性を促進すると共に、ビアホールの作製の難しさを低減するため、さらに転送パターン２９０１及び２９０２を含むことができる。図１０には、さらに、第５導電パターン層２９０と第４導電パターン層２９との間の絶縁層３１が示される。
以下、画素回路の構造を具体的に説明する。例えば、機能信号線は、初期化信号線、第１電源線、第２電源線のうちの少なくとも１つである。上記の実施例では、機能信号線は初期化信号線及び／又は第１電源線を例として説明した。画素回路構造に共通電圧信号を提供する信号線が機能信号線である限り、本開示の実施例はそれに限定されないことに留意されたい。
図１１は本開示の実施例に係る表示パネルの構造を示す図であり、図１２は本開示の実施例に係る表示パネルの平面構造を示す図である。図１１及び図１２を併せて参照すると、表示パネル１００は、マトリックス状に配置される複数の画素単位１０１を含み、各画素単位１０１は、画素回路構造１０、発光素子２０、及びゲート線１１、データ線１２、電圧信号線を含む。発光素子２０は有機発光素子ＯＬＥＤであり、発光素子２０は、対応する画素回路構造１０の駆動下で、赤色光、緑色光、青色光、又は白色光などを発する。該電圧信号線は１本であっても複数本であってもよい。例えば、図に示すように、該電圧信号線は、第１電源線１３、第２電源線１４、発光制御信号線１５、初期化信号線１６、及びリセット制御信号線１７などのうちの少なくとも１つを含む。
例えば、第１電源線１３は、画素回路構造１０に一定の第１電圧信号ＥＬＶＤＤを提供するように配置され、第２電源線１４は、画素回路構造１０に一定の第２電圧信号ＥＬＶＳＳを提供するように配置され、ここで、第１電圧信号ＥＬＶＤＤは第２電圧信号ＥＬＶＳＳより大きくされる。発光制御信号線１５は、画素回路構造１０に発光制御信号ＥＭを提供するように配置される。初期化信号線１６とリセット制御信号線１７は、それぞれ画素回路構造１０に初期化信号Ｖｉｎｔとリセット制御信号Ｒｅｓｅｔを提供するように配置され、ここで、初期化信号Ｖｉｎｔは一定の電圧信号であり、その大きさは、例えば、第１電圧信号ＥＬＶＤＤと第２電圧信号ＥＬＶＳＳの間であってもよいが、これに限定されない、例えば、初期化信号Ｖｉｎｔは第２電圧信号ＥＬＶＳＳ以下である。
図１１に示すように、該画素回路構造１０は、駆動トランジスタＴ１、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６、第２リセットトランジスタＴ７、及び蓄積容量Ｃｓｔを含む。駆動トランジスタＴ１は、発光素子２０に電気的に接続されており、走査信号Ｓｃａｎ、データ信号Ｄａｔａ、第１電圧信号ＥＬＶＤＤ、第２電圧信号ＥＬＶＳＳなどの信号の制御の下で駆動電流を出力し、発光素子２０を駆動して発光させる。
有機発光ダイオードの表示パネルの画素単位において、駆動トランジスタは有機発光素子に接続されており、データ信号や走査信号などの信号の制御の下で、有機発光素子に駆動電流を出力し、有機発光素子を駆動して発光させる。駆動トランジスタのゲート電圧の大きさは、有機発光素子における駆動電流の大きさに直接係るため、ゲート信号の安定化は、有機発光素子の発光安定性と表示パネルの表示安定性を達成するための重要な要素となる。
本研究において、発明者は、データ信号がデータ線を介して伝送されるとき、データ信号の変動が駆動トランジスタのゲート信号を容易に干渉することを発見した。例えば、データ信号はデータ線と駆動トランジスタのゲートとの間に形成される寄生容量を介してゲート信号を干渉し、よって、ゲート信号の安定性が影響される。
図１１に示すように、画素回路構造１０は、データ線１２と第１電源線１３との間の第１安定化容量Ｃ１をさらに含み。データ線１２上のデータ信号Ｄａｔａが変化するとき、第１安定化容量Ｃ１は、データ線１２と駆動トランジスタＴ１のゲートとの間の寄生容量の駆動トランジスタＴ１のゲート信号への干渉を低減できる。
実際の場合、例えば、第１安定化容量Ｃ１の容量値は、データ線１２と駆動トランジスタＴ１のゲートとの間の寄生容量の１０倍よりも大きくなるように設計されてもよい。該寄生容量の容量値が第１安定化容量Ｃ１と比較して無視される場合、寄生容量を介してゲート信号に対する該データ信号Ｄａｔａの影響を無視してもよい。
第１安定化容量Ｃ１は様々な配置方法がある。例えば、第１安定化容量は第１容量電極と第２容量電極を含み、第１容量電極は第１電源線１３に電気的に接続され、第２容量電極はデータ線１２に電気的に接続される。説明すべきなのは、第１容量電極は、第１電源線１３の一部であってもよいし、別途設けられて第１電源線１３に電気的に接続される電極であってもよく、いずれの場合も「第１容量電極は第１電源線に電気的に接続される」に含まれる。同様に、第２容量電極は、データ線１２の一部であってもよいし、別途設けられてデータ線１２に電気的に接続される電極であってもよく、いずれの場合も「第２容量電極はデータ線１２に電気的に接続される」に含まれる。
例えば、作製工程において、表示パネル１００の基板の上に、半導体プロセスにより、積層回路層、絶縁層などを含む画素回路構造が作製される。第１容量電極と第２容量電極とは、表示パネル１００の基板に垂直な方向において互いに重なり合う共に、絶縁層（誘電体層）によって互いに離隔されてキャパシティを構成することができる。実際の設計では、第１安定化容量Ｃ１の容量値は、第１容量電極と第２容量電極の間の距離、それらの絶縁層の材料（すなわち、誘電率）、及び両者間の重なり領域を設計することによって調整できる。
図１１に示すように、蓄積容量Ｃｓｔの第１極は第１電源線１３に電気的に接続され、蓄積容量Ｃｓｔの第２極は閾値補償トランジスタＴ３の第２極に電気的に接続される。データ書き込みトランジスタＴ２のゲートはゲート線１１に電気的に接続され、データ書き込みトランジスタＴ２の第１極と第２極は、それぞれデータ線１２と駆動トランジスタＴ１の第１極に電気的に接続される。閾値補償トランジスタＴ３のゲートは、ゲート線１１に電気的に接続され、閾値補償トランジスタＴ３の第１極と第２極は、それぞれ駆動トランジスタＴ１の第２極とゲートに電気的に接続される。
図１１に示すように、第１発光制御トランジスタＴ４のゲートは、発光制御信号線１５に電気的に接続され、第１発光制御トランジスタＴ４の第１極と第２極は、それぞれ第１電源線１３と駆動トランジスタＴ１の第１極に電気的に接続される。第２発光制御トランジスタＴ５のゲートは、発光制御信号線１５に電気的に接続され、第２発光制御トランジスタＴ５の第１極と第２極は、それぞれ駆動トランジスタＴ１の第２極と発光素子２０の第１電極に電気的に接続される。第１リセットトランジスタＴ６のゲートはリセット制御信号線１７に電気的に接続され、第１リセットトランジスタＴ６の第１極と第２極は、それぞれ初期化信号線１６と駆動トランジスタＴ１のゲートに電気的に接続される。第２リセットトランジスタＴ７のゲートはリセット制御信号線１７に電気的に接続され、第２リセットトランジスタＴ７の第１極と第２極は、それぞれ初期化信号線１６と発光素子２０の第１電極（アノードなどのＯＬＥＤの画素電極であってもよい）に電気的に接続される。発光素子２０の第２電極（カソードなどのＯＬＥＤの共通電極であってもよい）は、第２電源線１４に電気的に接続される。
本開示の実施例で採用されるトランジスタは、薄膜トランジスタ若しくは電界効果トランジスタ、又は同じ特性を有する他のスイッチングデバイスであり得ることに留意されたい。ここで採用されるトランジスタのソースとドレインは構造的に対称であるため、ソースとドレインは構造的には差異がない。本開示の実施例では、トランジスタのゲート以外の２つの極を区別するために、１つの極は第１極、もう１つの極は第２極と直接記述するので、本開示の実施例のすべて又は一部のトランジスタの第１極と第２極は、必要に応じて交換可能である。例えば、本開示の実施例に記載のトランジスタの第１極はソースであり、第２極はドレインであってもよい；又は、トランジスタの第１極はドレインであり、第２極はソースであってもよい。
また、トランジスタの特性によって、トランジスタがＮ型とＰ型に分けられる。本開示の実施例は、Ｐ型トランジスタを例として取り上げて説明する。本開示の実行方法の説明及び開示に基づいて、当業者は、格別創意を要することなく、本開示の実施例の画素回路構造におけるトランジスタの少なくとも一部にＮ型トランジスタを採用する、すなわち、Ｎ型トランジスタ、又はＮ型トランジスタとＰ型トランジスタとの組み合わせを採用する実行方法を容易に想到できる。したがって、これらの実行方法も本開示の保護範囲内である。
例えば、本開示の実施例で採用されるトランジスタの活性層は、単結晶シリコン、多結晶シリコン（例えば、低温多結晶シリコン）、又は金属酸化物半導体材料（例えば、ＩＧＺ０、ＡＺ０など）であってもよい。一例では、該トランジスタはすべてＰ型ＬＴＰＳ（低温多結晶シリコン）薄膜トランジスタである。他の一例では、駆動トランジスタＴ１のゲートに直接接続される閾値補償トランジスタＴ３と第１リセットトランジスタＴ６は金属酸化物半導体薄膜トランジスタであり、すなわち、トランジスタのチャネル材料は金属酸化物半導体材料（例えば、ＩＧＺ０、ＡＺ０など）である。金属酸化物半導体薄膜トランジスタは低い漏れ電流を有し、これは、駆動トランジスタＴ１のゲート漏れ電流を低減することに有利である。
例えば、本開示の実施例で採用されるトランジスタは、トップゲート型、ボトムゲート型、又はダブルゲート型などの様々な構造を含むことができる。一例では、駆動トランジスタＴ１のゲートに直接に接続される閾値補償トランジスタＴ３及び第１リセットトランジスタＴ６はダブルゲート型トランジスタであり、駆動トランジスタＴ１のゲート漏れ電流の低減に有利である。
例えば、図１２に示すように、本開示の実施例に係る表示パネル１００は、データドライブ１０２、走査ドライブ１０３、及びコントローラー１０４をさらに含む。データドライブ１０２は、コントローラー１０４の指示に従いデータ信号Ｄａｔａを画素単位１０１に提供するように配置され；走査ドライブ１０３は、コントローラー１０４の指示に従い発光制御信号ＥＭ、走査信号Ｓｃａｎ、及びリセット制御信号Ｒｅｓｅｔを画素単位１０１に提供するように配置される。例えば、走査ドライブ１０３は、該表示パネルに設けられるＧＯＡ（Ｇａｔｅ ０ｎ Ａｒｒａｙ）構造、又は、該表示パネルにボンディング（Ｂｏｎｄｉｎｇ）されるドライブチップ（ＩＣ）構造である。また、例えば、異なるドライブを利用して、それぞれ発光制御信号ＥＭと走査信号Ｓｃａｎを提供することができる。例えば、表示パネル１００は、上記の電圧信号を提供するために、必要に応じて電圧源又は電流源であり得る電源（図示せず）をさらに含む。前記電源は、それぞれ第１電源線１３、第２電源線１４、及び初期化信号線１６を通じて、画素単位１０１に第１電源電圧ＥＬＶＤＤ、第２電源電圧ＥＬＶＳＳ、及び初期化信号Ｖｉｎｔなどを提供するように配置される。
図１３は本開示の実施例に係る表示パネルにおける１つの画素単位のタイミング信号図である。以下は図１３を参照し、本開示の実施例に係る表示パネルにおける１つの画素単位の駆動方法を説明する。
図１３に示すように、１フレームの表示期間内に、画素単位の駆動方法は、リセット段階ｔ１、データ書き込み及び閾値補償段階ｔ２、発光段階ｔ３を有する。
リセット段階ｔ１では、発光制御信号ＥＭをオフ電圧に設定し、リセット制御信号Ｒｅｓｅｔをオン電圧に設定し、走査信号Ｓｃａｎをオフ電圧に設定する。
データ書き込み及び閾値補償段階ｔ２では、発光制御信号ＥＭをオフ電圧に設定し、リセット制御信号Ｒｅｓｅｔをオフ電圧に設定し、走査信号Ｓｃａｎをオン電圧に設定する。
発光段階ｔ３では、発光制御信号ＥＭをオン電圧に設定し、リセット制御信号Ｒｅｓｅｔをオフ電圧に設定し、走査信号Ｓｃａｎをオフ電圧に設定する。
例えば、本開示の実施例におけるオン電圧とは、対応するトランジスタの第１極と第２極をオンとを導通可能な電圧を指し、オフ電圧とは、対応するトランジスタの第１極と第２極とを断可能な電圧を指す。トランジスタがＰ型のトランジスタである場合、オン電圧は低電圧（例えば、０Ｖ）であり、オフ電圧は高電圧（例えば、５Ｖ）であり；トランジスタがＮ型のトランジスタである場合、オン電圧は高電圧（例えば、５Ｖ）であり、オフ電圧は低電圧（例えば、０Ｖ）である。図１３に示される駆動波形はすべてＰ型のトランジスタを例に取って説明し、すなわち、オン電圧は低電圧（例えば、０Ｖ）であり、オフ電圧は高電圧（例えば、５Ｖ）である。
図１１及び図１３を併せて参照すると、リセット段階ｔ１では、発光制御信号ＥＭはオフ電圧であり、リセット制御信号Ｒｅｓｅｔはオン電圧であり、走査信号Ｓｃａｎはオフ電圧である。このとき、第１リセットトランジスタＴ６と第２リセットトランジスタＴ７は、オン状態になる一方、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１発光制御トランジスタＴ４、及び第２発光制御トランジスタＴ５はオフ状態になる。第１リセットトランジスタＴ６は、初期化信号（初期化電圧）Ｖｉｎｔを駆動トランジスタＴ１のゲートに送信する共に、蓄積容量Ｃｓｔによって蓄積され、駆動トランジスタＴ１をリセットして、前回（前フレーム）発光のときに蓄積されたデータを消去し、第２リセットトランジスタＴ７は、初期化信号Ｖｉｎｔを発光素子２０の第１電極に送信して発光素子２０をリセットさせる。
データ書き込み及び閾値補償段階ｔ２では、発光制御信号ＥＭはオフ電圧であり、リセット制御信号Ｒｅｓｅｔはオフ電圧であり、走査信号Ｓｃａｎはオン電圧である。このとき、データ書き込みトランジスタＴ２と閾値補償トランジスタＴ３はオン状態になる一方、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６及び第２リセットトランジスタＴ７はオフ状態になる。このとき、データ書き込みトランジスタＴ２は、データ信号電圧Ｖｄａｔａを駆動トランジスタＴ１の第１極に転送する、すなわち、データ書き込みトランジスタＴ２は、走査信号Ｓｃａｎ及びデータ信号Ｄａｔａを受信して、走査信号Ｓｃａｎに応じ、駆動トランジスタＴ１の第１極にデータ信号Ｄａｔａを書き込みむ。閾値補償トランジスタＴ３がオンして、駆動トランジスタＴ１をダイオード構造に接続することにより、駆動トランジスタＴ１のゲートを充電することができる。充電が完了すると、駆動トランジスタＴ１のゲート電圧はＶｄａｔａ + Ｖｔｈになり、ここで、Ｖｄａｔａはデータ信号電圧であり、Ｖｔｈは駆動トランジスタＴ１の閾値電圧である。すなわち、閾値補償トランジスタＴ３は走査信号Ｓｃａｎを受け取り、走査信号Ｓｃａｎに応じて駆動トランジスタＴ１のゲート電圧に閾値電圧補償を実行する。この段階では、蓄積容量Ｃｓｔの両端の電圧差はＥＬＶＤＤ-Ｖｄａｔａ-Ｖｔｈである。
発光段階ｔ３では、発光制御信号ＥＭはオン電圧であり、リセット制御信号Ｒｅｓｅｔはオフ電圧であり、走査信号Ｓｃａｎはオフ電圧である。第１発光制御トランジスタＴ４と第２発光制御トランジスタＴ５はオン状態になる一方、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、第１リセットトランジスタＴ６と第２リセットトランジスタＴ７はオフ状態になる。第１電源信号ＥＬＶＤＤは、第１発光制御トランジスタＴ４を介して駆動トランジスタＴ１の第１極に転送し、駆動トランジスタＴ１のゲート電圧はＶｄａｔａ + Ｖｔｈに維持され、発光電流Ｉは第１発光制御トランジスタＴ４、駆動トランジスタＴ１及び第２発光制御トランジスタＴ５を介して発光素子２０に流れ、発光素子２０が発光する。すなわち、第１発光制御トランジスタＴ４及び第２発光制御トランジスタＴ５は、発光制御信号ＥＭを受信し、そして、発光制御信号ＥＭに応じて発光素子２０の発光を制御する。発光電流Ｉは、以下の飽和電流式を満足する。
Ｋ（Ｖｇｓ−Ｖｔｈ）２＝Ｋ（Ｖｄａｔａ＋Ｖｔｈ−ＥＬＶＤＤ−Ｖｔｈ）２＝Ｋ（Ｖｄａｔａ−ＥＬＶＤＤ）２
ここで、
Figure 2021524926
μｎはトランジスタのチャネル移動度であり、Ｃｏｘは駆動トランジスタＴ１の単位面積あたりのチャネル容量であり、ＷとＬはそれぞれ駆動トランジスタＴ１のチャネル幅とチャネル長であり、Ｖｇｓは駆動トランジスタＴ１のゲートとソース（すなわち、本実施例における駆動トランジスタＴ１の第１極）の間の電圧差である。
上記の式から、発光素子２０を流れる電流は、駆動トランジスタＴ１の閾値電圧に関係がないことがわかる。したがって、本画素回路構造は、駆動トランジスタＴ１の閾値電圧を非常によく補償する。
例えば、表示パネルの画素アレイにおいて、配線を簡単にするために、リセット制御信号線１７を前の行の画素単位の走査線として設定する、すなわち、リセット制御信号を前の行の画素単位の走査信号Ｓｃａｎ（ｎ-１）によって当てるようにして、配線と信号数を削減するようにしてもよい。
例えば、１フレームの表示期間に対する発光段階ｔ３の持続時間の比率が調整可能である。このように、１フレームの表示期間に対する発光段階ｔ３の持続時間の比率を調整することにより、発光の輝度を制御できる。例えば、表示パネルにおける走査ドライブ１０３又は追加のドライブを制御することにより、１フレームの表示期間に対する発光段階ｔ３の持続時間の比率の調整が達成できる。
例えば、他の例において、第１安定化容量Ｃ１は、データ線１２と一定の電圧信号を提供する他の信号線との間に配置されてもよい。例えば、第１安定化容量Ｃ１は、データ線１２と第２電源線１４との間に配置されるか、又はデータ線１２と初期化信号線１６との間に配置される。他の例において、第１発光制御トランジスタＴ４若しくは第２発光制御トランジスタＴ５を設けなくてもよく、又は第１リセットトランジスタＴ６若しくは第２リセットトランジスタＴ７などを設けしなくてもよい、すなわち、本開示の実施例は図１１に示される特定の画素回路に限定されなく、駆動トランジスタの補償を可能にする他の画素回路を使用してもよい。本開示の実行方法の説明及び開示に基づいて、当業者は、格別創意を要することなく、容易に想到され得る他の実行方法も本開示の保護範囲内である。
図１４は本開示の他の実施例に係る表示パネルを示す図である。図に示すように、本実施例係る表示パネルと図１１の表示パネルとの差異は、表示パネル１００が第２安定化容量Ｃ２及び/又は第３安定化容量Ｃ３をさらに含み、第２安定化容量Ｃ２がデータ線１２と駆動トランジスタＴ１の第１極との間に配置され、第３安定化容量Ｃ３が第１電源線１３と駆動トランジスタＴ１の第１極との間に配置される点にある。第２安定化容量Ｃ２の存在により、データ線１２と駆動トランジスタＴ１のゲートとの間の寄生容量が駆動トランジスタＴ１のゲート信号に与える干渉をさらに減少できる。第３安定化容量Ｃ３の存在により、第１電源線１３と駆動トランジスタＴ１のゲートとの間の寄生容量が駆動トランジスタＴ１のゲート信号に対する干渉を減少される。
図１５は、図１１に示す表示パネル１００の例示的な平面構造を示す図（例示的なレイアウト）である。明確にするために、図中、駆動トランジスタＴ１、データ書き込みトランジスタＴ２、閾値補償トランジスタＴ３、蓄積容量Ｃｓｔ、及び第１安定化容量Ｃ１の構造のみが示され、他のトランジスタの構造は示されていない。図１６は図１５における表示パネルの切断線Ｉ−Ｉ’に沿った断面図であり、図１７は図１５における表示パネルの切断線ＩＩ−ＩＩ’に沿った断面図である。これから、図１５〜図１７を参照し、本開示の実施例に係る表示パネル１００を例示的に説明する。
本開示において、「同層」とは、特定のパターンのフィルム層を形成するために、同一の成膜プロセスを使用し、その後、１回のパターニングプロセスで同一のマスクプレートを使用して形成される層構造を指すことを理解されたい。特定のパターンに応じて、同じパターニングプロセスには複数の露光、現像、又はエッチングプロセスを含み、形成される層構造内の特定のパターンは連続的又は非連続的である場合があり、これらの特定のパターンは、異なる高さに位置し、又は異なる厚さを持つ可能がある。例えば、本開示の実施例において、複数の要素/部品のパターンが同層で配置されることは、フィルム層の作製数を増やすことなく、表示パネルの薄型化、作製プロセスの簡素化に有利である。
また、本開示で言及されるＡとＢとの間の電気的接続は、ＡがＢの一部であり、及びＢがＡの一部である場合を含むことにも留意されたい。
説明の便宜のために、図及び以下の説明において、Ｔ１ｇ、Ｔ１ｓ、Ｔ１ｄ、Ｔ１ａは、それぞれトランジスタＴ１のゲート、第１極、第２極とチャネル領域を表し、Ｔ２ｇ、Ｔ２ｓ、Ｔ２ｄ、Ｔ２ａは、それぞれデータ書き込みトランジスタＴ２のゲート、第１極、第２極、チャネル領域を表し、Ｔ３ｇ、Ｔ３ｓ、Ｔ３ｄ、Ｔ３ａは、それぞれ閾値補償トランジスタＴ３のゲート、第１極、第２極、チャネル領域を表し、ＣｓａとＣｓｂは、それぞれ蓄積容量Ｃｓｔの第１極と第２極を表す。
図に示すように、表示イパネル１００は、基板２００と、基板２００上に順次に積層される半導体パターン層２１、第１絶縁層２２、第１導電パターン層２３、第２絶縁層２４、第２導電パターン層２５、層間絶縁層２６及び第３導電パターン層２７を含む。
例えば、半導体パターン層２１は、駆動トランジスタＴ１の活性層Ｔ１ａ、データ書き込みトランジスタＴ２の活性層Ｔ２ａ、及び閾値補償トランジスタＴ３の活性層Ｔ３ａを含む。
例えば、第１導電パターン層２３は、ゲート線１１、蓄積容量Ｃｓｔの第２極Ｃｓｂ、駆動トランジスタＴ１のゲートＴ１ｇ、データ書き込みトランジスタのゲートＴ２ｇ、及び閾値補償トランジスタのゲートＴ３ｇを含む。
例えば、第２導電パターン層２５は、蓄積容量Ｃｓｔの第１極Ｃｓａを含む。
例えば、蓄積容量Ｃｓｔの第１極Ｃｓａと駆動トランジスターＴ１のゲートＴ１ｇとは、基板２００に垂直な方向において互いに重なり合う。
例えば、第３導電パターン層２７は、データ線１２と第１電源線１３を含む。
図１５に示すように、ゲート線１１は第１方向Ｄ１に沿って延び、データ線１２と第１電源線１３は第２方向Ｄ２に沿って延びると共に、同層に配置される。例えば、第１方向Ｄ１と第２方向Ｄ２は実質的に垂直である。
本実施例において、第１安定化容量Ｃ１は、第１電源線１３に電気的に接続され、且つ別個に設けられる第１容量電極１８を含み、第１安定化容量Ｃ１の第２容量電極は、データ線１２自体の一部によって提供される。他の実施例において、第２容量電極は、データ線１２に接続される電極として別個に設けられてもよい。
例えば、図１５と図１６に示すように、第１容量電極１８は、データ線１２の基板２００に近い一側に位置し、そして、蓄積容量Ｃｓｔの第１極Ｃｓａと同層に配置される。第１容量電極１８は、層間絶縁層２６を貫通する第１ビアホール２６０を介して第１電源線１３に電気的に接続される。第１容量電極１８とデータ線１２は、基板２００に垂直な方向において互いに重なり、よって第１安定化容量Ｃ１が形成される。
例えば、表示パネル２００の作製過程において、半導体パターン層２１は、自己整合プロセスを用いて、第１導電パターン層２３をマスクとして導体化処理される。例えば、半導体パターン層２１は、イオン注入により高濃度にドープされ、半導体パターン層２１の第１導電パターン層２３に覆われていない部分が導体化され、これにより、駆動トランジスタＴ１のソース領域（第１極Ｔ１ｓ）及びドレイン領域（第２極Ｔ１ｄ）、データ書き込みトランジスタＴ２のソース領域（第１極Ｔ２ｓ）及びドレイン領域（第２極Ｔ２ｄ）と、閾値補償トランジスタＴ３のソース領域（第１極Ｔ３ｓ）及びドレイン領域（第２極Ｔ３ｄ）が形成される。半導体パターン層２１の第１導電パターン層２３に覆われる部分は、半導体特性を保持し、各トランジスタのチャネル領域Ｔ１ａ、Ｔ２ａ及びＴ３ａを形成する。
例えば、図１５と図１７に示すように、表示パネル２００は第１接続電極１９をさらに含み、第１接続電極１９は、閾値補償トランジスタＴ３のドレイン領域と駆動トランジスタＴ１のゲートＴ１ｇと接続して配置されることにより、閾値補償トランジスタＴ３の第２極Ｔ３ｄが駆動トランジスタＴ１のゲートＴ１ｇに電気的に接続される。
例えば、第１接続電極１９は、データ線１２と同層に配置されると共に、データ線１２と同じ延在方向である。
図１５及び図１６を併せて参照すると、データ線１２と第１接続電極１９の間、又は、データ線１２と閾値補償トランジスタＴ３の第２極Ｔ３ｄの間には寄生容量を有するため、第１容量電極１８がデータ線１２の基板２００に近い側に配置されて、該データ線を押し上げるように機能し、データ線１２と、第１接続電極１９及び閾値補償トランジスタＴ３の第２極Ｔ３ｄの側面との間の距離を大きくすることができ、その結果、該寄生容量が低減される。例えば、閾値補償トランジスタＴ３の第２極Ｔ３ｄは駆動トランジスタＴ１のゲートに直接接続されるため、寄生容量の低減は、該データ線の駆動トランジスタＴ１のゲート信号への干渉を減らすことに役立つ。
例えば、第１接続電極１９は第１容量電極１８が位置する層（すなわち、第２導電パターン層２３）における正投影と、データ線１２の延在方向に垂直な方向（すなわち、第１方向Ｄ１）において第１容量電極１８とは互いに重なり合う。
例えば、図１６を参照すると、第１接続電極１９は第１容量電極１８が位置する層（すなわち、第２導電パターン層２３）における正投影と、データ線１２の延在方向に垂直な方向（すなわち、第１方向Ｄ１）において第１容量電極１８とは互いに重なり合う。
例えば、蓄積容量Ｃｓｔの第１極Ｃｓａには開口部２５０が設けられ、第１接続電極１９は、該開口部と、第２絶縁層２４及び層間絶縁層２６を貫通する第２ビアホール２４０とを介して駆動トランジスタＴ１のゲートＴ１ｇ（すなわち、蓄積容量Ｃｓｔの第２極Ｃｓｂ）に電気的に接続される。
例えば、第１接続電極１９は、第１絶縁層２２、第２絶縁層２４及び層間絶縁層２６を貫通する第３ビアホール２２０を介して閾値補償トランジスタＴ３の第２極Ｔ３ｄに電気的に接続される。
例えば、第１電源線１３は、層間絶縁層２６を貫通する第４ビアホール２６１を介して蓄積容量Ｃｓｔの第１極Ｃｓａに電気的に接続される。
例えば、図１５を併せて参照すると、蓄積容量Ｃｓｔの第１極Ｃｓａとデータ線１３とが基板に垂直な方向において互いに重なり合い、第４安定化容量Ｃ４を構成する。蓄積容量Ｃｓｔの第１極Ｃｓａは第１電源線１３に電気的に接続されるため、該第４安定化容量Ｃ４も該第１電源線と該データ線の間に形成され、これにより、データ線１２と駆動トランジスタＴ１のゲートの間の寄生容量の駆動トランジスタＴ１のゲート信号への干渉がさらに削減される。例えば、第１絶縁層２２、第２絶縁層２４、及び層間絶縁層２６の材料は、窒化シリコン、酸窒化シリコンなど、又は酸化アルミニウム、窒化チタンなどの無機絶縁材料を含むことができる。例えば、該絶縁材料は、アクリル酸又はポリメチルメタクリレート（ＰＭＭＡ）などの有機絶縁材料をさらに含むことができる。例えば、該絶縁層は単層構造でも多層構造でもよい。
例えば、第１導電パターン層２３、第２導電パターン層２５、第３導電パターン層２７、第４導電パターン層２９、機能信号線、第１導電構造及び第２導電構造の材料は、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、アルミニウム（Ａｌ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、タングステン（Ｗ）、及び上記の金属の組み合わせで構成される合金材料、又は酸化インジウムスズ（ＩＴ０）、酸化インジウム亜鉛（ＩＺ０）、酸化亜鉛（Ｚｎ０）、酸化亜鉛アルミニウム（ＡＺ０）などの導電性金属酸化物材料を含む。
例えば、表示パネル１００は、基板２００と半導体パターン層２１との間のバッファ層２８をさらに含んでもよい。例えば、基板２００はガラス基板であり、バッファ層２８は、基板２００中の不純物（金属イオン）が画素回路構造に拡散するのを防ぐための二酸化ケイ素である。
本開示の実施例において、機能信号線は、初期化信号線１６、発光制御信号線１５、リセット制御信号線１７、第１電源線１３、及び第２電源線１４のうちの少なくとも１つを含んでもよい。
例えば、１つの実施例において、アレイ基板は、基板、ポリシリコン層、第１ゲート絶縁層、第１導電パターン層（ゲート線、ゲート、及び蓄積容量の第２電極を含む）、第２ゲート絶縁層、第２導電パターン層（初期化信号線、蓄積容量の第１極、第１接続電極を含む）、層間絶縁層、第３導電パターン層（データ線と表示領域の第１電源線を含む）、パッシベーション層、平坦化層、第４導電パターン層（第１電極、第１導電構造を含み、第１電極はＯＬＥＤのアノードでであってもよい）、発光層、及び第２電極（ＯＬＥＤのカソードであってもよい）を順次に含む。機能信号線は第１電源線であり、第１導電構造は第１電極と同層に配置され、第１導電構造は第１電源線に並列接続される。
本開示の実施例において、第１導電構造体０２は別個に設けられてもよい。例えば、アレイ基板は、基板、ポリシリコン層、第１ゲート絶縁層、第１導電パターン層（ゲート線、ゲート、及び蓄積容量の第２電極を含む）、第２ゲート絶縁層、第２導電パターン層（初期化信号線、蓄積容量の第１極、第１接続電極を含む）、層間絶縁層、第３導電パターン層（データ線と表示領域の第１電源線を含む）、有機絶縁層、パッシベーション層、第４導電パターン層（第１導電構造を含む）、第２平坦化層、ＯＬＥＤのアノード層、発光層、ＯＬＥＤのカソード層を含む。第4導電性パターン層と第3導電性パターン層との間に有機絶縁層及びパッシベーション層が介在し、パッシベーション層が第4導電性パターン層の直下に位置することにより、第1導電性構造体が位置する層のエッチングが完全であることを保証し、有機絶縁層ができる限り平坦化されることができる。該実施例において、機能信号線は第１電源線であり、第１導電構造は第１電源線に並列接続される。
本発明の実施例に係る表示パネルの中の画素回路構造は、図１１に示すものに限定されず、他の構造の画素回路構造を採用してもよい、例えば、第１安定化容量Ｃ１、第１発光制御トランジスタＴ４、第２発光制御トランジスタＴ５、第１リセットトランジスタＴ６、及び第２リセットトランジスタＴ７のうちの少なくとも１つを備えなくてもよい。
例えば、本開示の実施例により提供される表示パネルは、携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートコンピュータ、デジタルフォトフレーム、ナビゲーション等のいずれかの表示機能を有する製品又は部品に適用することができる。例えば、該表示パネルは有機発光ダイオードの表示パネルである。
本開示の実施例は、上述の表示パネルを備える表示装置を提供する。例えば、該表示装置は、該表示パネルが採用される携帯電話、タブレットコンピュータ、テレビ、ディスプレイ、ノートコンピュータ、デジタルフォトフレーム、ナビゲーション等の電子装置であり得る。例えば、該表示装置は有機発光ダイオードの表示装置である。
上記は本開示の具体的な実施形態に過ぎないが、本開示の範囲はこれに限定されず、本開示の技術的範囲内で当業者であれば容易に想到できる変形又は置換は、すべて本開示の技術的範囲内に包含するものである。したがって、本開示の保護範囲は、特許請求の範囲の保護範囲に準ずるものとする。
本出願は、２０１８年５月２９日に出願された、出願番号が２０１８２０８１２８３１．２である中国特許出願を基礎出願とする優先権を主張し、前記中国特許出願の開示内容の全てが参照によって本出願の一部に組み込まれる。

Claims (25)

  1. 表示パネルであって、表示領域と表示領域の少なくとも一側に位置する周辺領域を含む基板、
    前記表示領域に位置し、エレクトロルミネッセンス素子である発光単位と前記発光単位に駆動電流を供給するための画素回路構造をそれぞれ有する、複数の画素単位と、
    各画素単位の画素回路構造に接続される共に、前記画素回路構造に共通電圧信号を提供する機能信号線と、
    前記機能信号線と並列接続すると共に、前記機能信号線とは異なる層に配置される第１導電構造を備える、表示パネル。
  2. 前記複数の画素単位は、複数の行の画素単位及び複数の列の画素単位を形成するように、行の方向及び列の方向に沿って延びており、前記機能信号線は、第１方向に沿って延びる第１信号線を含み、前記第１信号線は、一行の画素単位又は一列の画素単位に沿って延びる、請求項１に記載の表示パネル。
  3. 前記機能信号線は、第２方向に沿って延びる第２信号線を含み、前記第２信号線は前記周辺領域に位置し、前記第２信号線は前記第１信号線と接続し、前記第２方向は前記第１方向と交差する、請求項２に記載の表示パネル。
  4. 前記第２信号線は、信号入力回路に接続される、請求項３に記載の表示パネル。
  5. 前記第１導電構造は、第１方向に沿って延びる第１導電線を含み、前記第１導電線は、一行の画素単位又は一列の画素単位に沿って延びる、請求項３に記載の表示パネル。
  6. 前記第１導電構造は、第２方向に沿って延びる第２導電線を含み、前記第２導電線は前記周辺領域に位置し、前記第２導電線は前記第１導電線に接続される、請求項５に記載の表示パネル。
  7. 前記第２導電線と前記第１導電線は異なる層に位置する、請求項６に記載の表示パネル。
  8. 前記表示パネルは、前記第１導電構造と前記機能信号線との間に位置する絶縁層をさらに含み、前記第１導電構造と前記機能信号線は、両者の間に位置する前記絶縁層を貫通するビアホールを介して接続される、請求項６に記載の表示パネル。
  9. 前記ビアは、前記表示領域に位置する表示領域ビア及び前記周辺領域に位置する周辺領域ビアのうちの少なくとも１つを含む、請求項８に記載の表示パネル。
  10. 前記基板に垂直な方向において、前記第１信号線及び第１導電線は第１重畳領域を有し、前記表示領域ビアは第１重畳領域に位置し、前記第１信号線と前記第１導電線は、前記表示領域ビアを介して接続される、請求項９に記載の表示パネル。
  11. 前記基板に垂直な方向において、前記第２信号線と第２導電線は第２重畳領域を有し、前記周辺領域ビアは前記第２重畳領域に位置し、前記第２信号線と前記第２導電線は、前記周辺領域ビアを介して接続される、請求項９に記載の表示パネル。
  12. 前記表示領域ビアホールの数は複数であり、画素単位ごとに少なくとも１つの表示領域ビアホールが設けられる、請求項９に記載の表示パネル。
  13. 前記周辺領域ビアの数は複数であり、前記複数の周辺領域ビアのそれぞれは、一行の画素単位又は一列の画素単位に対応する、請求項９に記載の表示パネル。
  14. 前記第１導電線は転送パターンを介して前記第１信号線に接続され、前記第１導電線と前記転送パターンは、両者の間に位置する絶縁層を貫通するビアホールを介して接続され 、前記転送パターンと前記第１信号線は、両者の間に位置する絶縁層を貫通するビアホールを介して接続される、請求項５から請求項１３のいずれかに記載の表示パネル。
  15. 各発光単位は第１電極を含み、異なる発光単位の第１電極は互いに絶縁され、前記第１導電構造は第１電極と同層にあり、前記第１導電線は、隣接する行の画素単位又は隣接する列の画素単位の第１電極の隙間に延びる、請求項５から請求項１３のいずれかに記載の表示パネル。
  16. 前記表示パネルは、ゲート線、データ線、第１電源線、及び第２電源線をさらに含み、ここで、前記画素回路構造は、蓄積容量、駆動トランジスタ、及びデータ書き込みトランジスタと閾値補償トランジスタを含み、
    前記蓄積容量の第１極は前記第１電源線に電気的に接続され、前記蓄積容量の第２極は第１接続電極を介して前記閾値補償トランジスタの第２極に電気的に接続され；
    前記データ書き込みトランジスタのゲートは前記ゲートと電気的に接続され、前記データ書き込みトランジスタの第１極と第２極は、それぞれ前記データ線と前記駆動トランジスタの第１極に電気的に接続され；
    前記閾値補償トランジスタのゲートは前記ゲートに電気的に接続され、前記閾値補償トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極とゲートに電気的に接続され；
    前記発光素子の第２電極は、前記第２電源線に電気的に接続される、請求項５から請求項１３のいずれかに記載の表示パネル。
  17. 前記第１導電線は、第１幅を有する第１部分及び第２幅を有する第２部分を含み、前記第１幅は前記第２幅よりも小さく、前記基板に垂直な方向において、前記第２部分は、前記駆動トランジスタのチャネル領域、前記データ書き込みトランジスタのチャネル領域、及び閾値補償トランジスタのチャネル領域のうちの少なくとも１つと重なり合う、請求項１６に記載の表示パネル。
  18. 前記表示パネルは、初期化信号線、発光制御信号線、及びリセット制御信号線をさらに含み、ここで、前記画素回路構造は、第１発光制御トランジスタ、第２発光制御トランジスタ、第１リセットトランジスタ及び第２リセットトランジスタをさらに含み；
    前記第１発光制御トランジスタのゲートは前記発光制御信号線に電気的に接続され、前記第１発光制御トランジスタの第１極と第２極は、それぞれ前記第１電源線と前記駆動トランジスタの第１極に電気的に接続され；
    前記第２発光制御トランジスタのゲートは前記発光制御信号線に電気的に接続され、前記第２発光制御トランジスタの第１極と第２極は、それぞれ前記駆動トランジスタの第２極と前記発光素子の第１電極に電気的に接続され；
    前記第１リセットトランジスタのゲートは前記リセット制御信号線に電気的に接続され、前記第１リセットトランジスタの第１極と第２極は、それぞれ前記初期化信号線と前記駆動トランジスタのゲートに電気的に接続され；
    前記第２リセットトランジスタのゲートは前記リセット制御信号線と電気的に接続され、前記第２リセットトランジスタの第１極と第２極は、それぞれ前記初期化信号線と前記発光素子の第１電極に電気的に接続される、請求項１６に記載の表示パネル。
  19. 前記画素回路構造は、前記データ線と前記第１電源線との間に配置される第１安定化容量をさらに備え、前記第１安定化容量は第１容量電極を含み；
    前記ゲート線、前記駆動トランジスタのゲート、と前記蓄積容量の第２極は同層に配置され；
    前記第１容量電極、前記初期化信号線、前記蓄積容量の第１極は同層に配置され；
    前記データ線、前記第１電源線、と第１接続電極は同層に配置され；
    前記第１容量電極と前記データ線とは、前記基板に垂直な方向において互いに重なり合う、請求項１８に記載の表示パネル。
  20. 前記機能信号線は、初期化信号線、第１電源線、及び第２電源線のうちの少なくとも１つを含む、請求項１８又は請求項１９に記載の表示パネル。
  21. 前記ゲート線、前記発光制御信号線と前記リセット制御信号線は第１導電パターン層に配置され；
    前記第１信号線は、第２導電パターン層に配置され；
    前記データ線、前記第１電源線と前記第２信号線は、第３導電パターン層に配置され；
    前記第１電極、前記第１導電線と前記第２導電線は、第４導電パターン層に配置され；
    前記第１信号線と前記第２信号線は前記初期化信号線を構成し、前記第１導電線と前記第２導電線は前記第１導電構造を構成する、請求項１８又は請求項１９に記載の表示パネル。
  22. 前記閾値補償トランジスタ及び前記第１リセットトランジスタは、金属酸化物半導体薄膜トランジスタである、請求項１８又は請求項１９に記載の表示パネル。
  23. 前記表示パネルは第２導電構造をさらに含み、ここで、前記機能信号線は前記初期化信号線であり、前記第２導電構造は前記第１電源線と並列接続し、前記第２導電構造は前記第３導電パターン層と前記第４導電パターン層との間に位置する、請求項２１に記載の表示パネル。
  24. 前記画素回路構造は、第２安定化容量と第３安定化容量のうちの少なくとも１つをさらに備え、
    前記第２安定化容量は、前記データ線と前記駆動トランジスタの第１極の間に提供され、
    前記第３安定化容量は、前記第１電源線と前記駆動トランジスタの第１極の間に提供される、請求項１６に記載の表示パネル。
  25. 請求項１から請求項２４のいずれかに記載の表示基板を備える、表示装置。
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