KR101917146B1 - 표시 기판 - Google Patents

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KR101917146B1
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Abstract

표시 기판은 베이스 기판의 일 방향으로 연장된 게이트 라인과, 게이트 라인과 교차하는 제1 데이터 라인과, 게이트 라인의 연장 방향을 따라 연장되고, 제1 데이터 라인과 교차하는 가로 스토리지 라인과, 제1 데이터 라인의 연장 방향을 따라 연장되고, 가로 스토리지 라인과 교차하며, 가로 스토리지 라인을 부분적으로 노출시키는 콘택부를 통해서 가로 스토리지 라인과 교차하는 일부분이 노출되는 세로 스토리지 라인과, 콘택부를 커버하여 가로 스토리지 라인 및 세로 스토리지 라인 각각과 콘택하는 콘택 전극을 포함한다. 이에 따라, 표시 영역의 개구율에 미치는 영향을 최소화하고, 표시 영역의 주변 영역의 최적 면적을 최소화시킬 수 있다.

Description

표시 기판{DISPLAY SUBSTRATE}
본 발명은 표시 기판에 관한 것으로, 더욱 상세하게는 표시 품질의 저하 없이 화상을 표시하는 표시 영역의 주변 영역의 면적을 최소화시킬 수 있는 표시 기판에 관한 것이다.
일반적으로, 각 화소의 축적 용량(storage capacitor)을 형성하기 위한 방법으로 크게 독립 배선 방식과 전단 게이트 방식으로 나눌 수 있다. 상기 전단 게이트 방식의 경우에는 상기 축적 용량이 게이트 절연막의 두께에 의존하기 때문에, 상기 축적 용량의 최적화를 위해서 별도로 공통 전압을 인가하는 스토리지 라인을 이용하는 상기 독립 배선 방식이 주로 이용되고 있다.
각 화소에 배치된 상기 스토리지 라인 모두는 공통 전압 배선을 통해서 구동부로부터 상기 공통 전압을 인가받고, 상기 공통 전압 배선은 상기 화소들이 배치된 표시 영역의 주변 영역에 배치되어 상기 스토리지 라인들에 상기 공통 전압을 인가한다. 이때, 상기 공통 전압 배선의 저항에 의해서 상기 구동부와 멀어질수록 상기 공통 전압의 인가가 지연되고 상기 공통 전압이 강하되어, 표시 품질을 저하시킬 수 있다. 이를 해결하기 위해서, 상기 공통 전압 배선이 소정의 너비 이상으로 디자인되어야 하나 상기 공통 전압 배선의 너비를 증가시키는 경우, 상대적으로 상기 표시 영역의 면적이 감소하는 문제점이 있다.
또한, 상기 주변 영역에 상기 구동부의 회로를 집적하는 경우, 상기 표시 패널에서 상기 회로 및 상기 공통 전압 배선을 형성하기 위해 확보되어야 하는 면적이 부족한 문제점이 있다.
이에, 본 발명의 기술적 과제는 이러한 점에서 착안된 것으로 본 발명의 목적은 표시 영역의 개구율에 미치는 영향을 최소화하고, 상기 표시 영역의 주변 영역의 최적 면적을 최소화시킬 수 있는 표시 기판을 제공하는 것이다.
상기한 본 발명의 목적을 실현하기 위한 일 실시예에 따른 표시 기판은 게이트 라인, 제1 데이터 라인, 가로 스토리지 라인, 세로 스토리지 라인 및 콘택 전극을 포함한다. 상기 게이트 라인은 베이스 기판의 일 방향으로 연장되고, 상기 제1 데이터 라인은 상기 게이트 라인과 교차한다. 상기 가로 스토리지 라인은 상기 게이트 라인의 연장 방향을 따라 연장되고, 상기 제1 데이터 라인과 교차한다. 상기 세로 스토리지 라인은 상기 제1 데이터 라인의 연장 방향을 따라 연장되고, 상기 가로 스토리지 라인과 교차하며, 상기 가로 스토리지 라인을 부분적으로 노출시키는 콘택부를 통해서 상기 가로 스토리지 라인과 교차하는 일부분이 노출된다. 상기 콘택 전극은 상기 콘택부를 커버하여 상기 가로 스토리지 라인 및 상기 세로 스토리지 라인 각각과 콘택한다.
일 실시예에서, 상기 콘택부에서 상기 세로 스토리지 라인의 측벽면이 노출되고, 상기 콘택 전극은 상기 세로 및 상기 가로 스토리지 라인들의 표면과 상기 측벽과 접촉할 수 있다.
일 실시예에서, 상기 표시 기판은 제1 절연층 및 제2 절연층을 더 포함할 수 있다. 상기 제1 절연층은 상기 가로 스토리지 라인과 상기 세로 스토리지 라인을 절연시키고, 상기 가로 스토리지 라인의 표면을 노출시킬 수 있다. 상기 제2 절연층은 상기 제1 절연층 상에 형성된 상기 세로 스토리지 라인을 부분적으로 커버하고, 상기 제1 절연층에 의해 노출된 상기 가로 스토리지 라인과, 상기 세로 스토리지 라인의 표면 및 측벽면을 노출시킬 수 있다. 이때, 상기 콘택부는 상기 제1 및 제2 절연층들에 의해 형성될 수 있다.
일 실시예에서, 상기 표시 기판은 제2 데이터 라인, 제1 화소 전극 및 제2 화소 전극을 더 포함할 수 있다. 상기 제2 데이터 라인은 상기 제1 데이터 라인과 인접하게 배치될 수 있다. 상기 제1 화소 전극은 상기 제1 및 제2 데이터 라인들 사이에 배치되고 상기 제1 데이터 라인과 연결될 수 있다. 상기 제2 화소 전극은 상기 제1 및 제2 데이터 라인들 사이에서 상기 제1 화소 전극과 인접하게 배치되고 상기 제2 데이터 라인과 연결될 수 있다. 이때, 상기 세로 스토리지 라인은 상기 제1 및 제2 데이터 라인들 사이에 배치될 수 있다.
일 실시예에서, 상기 표시 기판은 상기 게이트 라인 및 상기 제1 데이터 라인이 배치된 표시 영역의 주변 영역에 배치되고, 상기 가로 스토리지 라인의 연장 방향을 따라 연장되며, 상기 세로 스토리지 라인의 일단부와 연결된 제1 공통 전압 배선을 더 포함할 수 있다. 이때, 상기 제1 공통 전압 배선은 상기 제1 데이터 라인에 데이터 구동 신호를 전달하는 데이터 구동부와 상기 표시 영역 사이의 상기 주변 영역에 배치될 수 있다.
일 실시예에서, 상기 표시 기판은 상기 세로 스토리지 라인의 타단부와 연결되고, 상기 제1 공통 전압 배선과 마주하여 배치되는 제2 공통 전압 배선을 더 포함할 수 있다.
일 실시예에서, 상기 표시 기판은 제3 공통 전압 배선 및 제4 공통 전압 배선을 더 포함할 수 있다. 상기 제3 공통 전압 배선은 상기 제1 데이터 라인 및 상기 게이트 라인이 형성된 표시 영역의 주변 영역에서 상기 제1 공통 전압 배선과 연결되고, 상기 세로 스토리지 라인의 연장 방향을 따라 연장되며, 상기 가로 스토리지 라인의 일단부와 연결될 수 있다. 상기 제4 공통 전압 배선은 상기 제1 공통 전압 배선과 연결되고, 상기 세로 스토리지 라인의 연장 방향을 따라 연장되며, 상기 가로 스토리지 라인의 타단부와 연결되어 상기 제3 공통 전압 배선과 마주할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 다른 실시예에 따른 표시 기판은 게이트 라인, 제1 및 제2 데이터 라인들, 세로 스토리지 라인 및 제1 공통 전압 배선을 포함한다. 상기 게이트 라인은 베이스 기판의 표시 영역에 형성되고, 상기 제1 및 제2 데이터 라인들은 상기 표시 영역에서 상기 게이트 라인과 교차하고 서로 이격된다. 상기 세로 스토리지 라인은 상기 제1 및 제2 데이터 라인들 사이에 배치되고, 상기 게이트 라인과 교차한다. 상기 제1 공통 전압 배선은 상기 게이트 라인의 연장 방향을 따라 연장되고, 상기 세로 스토리지 라인의 일단부와 연결되어 상기 표시 영역의 주변 영역에 형성된다.
일 실시예에서, 상기 표시 기판은 상기 제1 데이터 라인과 연결되고 상기 제1 및 제2 데이터 라인들 사이에 배치된 제1 화소 전극과, 상기 제2 데이터 라인과 연결되고, 상기 제1 및 제2 데이터 라인들 사이에 상기 제1 화소 전극과 인접하게 배치된 제2 화소 전극을 더 포함할 수 있다.
일 실시예에서, 상기 표시 기판은 차광 전극 및 콘택 전극을 더 포함할 수 있다. 상기 차광 전극은 상기 세로 스토리지 라인의 연장 방향을 따라 연장되어 상기 세로 스토리지 라인과 중첩되고 상기 세로 스토리지 라인을 부분적으로 노출시키는 콘택부를 통해서 상기 세로 스토리지 라인과 교차하는 일부분이 노출되며 상기 제1 및 제2 화소 전극들의 이격 영역에 배치될 수 있다. 상기 콘택 전극은 상기 콘택부를 커버하여 상기 세로 스토리지 라인 및 상기 차광 전극 각각과 콘택할 수 있다.
일 실시예에서, 상기 표시 기판은 상기 제1 및 제2 데이터 라인들과 연결되어 데이터 구동 신호를 전달하는 데이터 구동부를 더 포함할 수 있다. 상기 제1 공통 전압 배선은 상기 데이터 구동부와 상기 표시 영역 사이의 상기 주변 영역에 배치될 수 있다.
일 실시예에서, 상기 표시 기판은 상기 세로 스토리지 라인의 타단부와 연결되고, 상기 제1 공통 전압 배선과 마주하여 배치되는 제2 공통 전압 배선을 더 포함할 수 있다.
일 실시예에서, 상기 표시 기판은 가로 스토리지 라인, 제3 및 제4 공통 전압 배선들을 더 포함할 수 있다. 상기 가로 스토리지 라인은 상기 표시 영역에 형성되고 상기 세로 스토리지 라인과 교차하며 상기 세로 스토리지 라인과 교차하는 부분에서 콘택할 수 있다. 상기 제3 공통 전압 배선은 상기 주변 영역에서 상기 제1 공통 전압 배선과 연결되고, 상기 세로 스토리지 라인의 연장 방향을 따라 연장되며, 상기 가로 스토리지 라인의 일단부와 연결될 수 있다. 상기 제4 공통 전압 배선은 상기 제1 공통 전압 배선과 연결되고, 상기 세로 스토리지 라인의 연장 방향을 따라 연장되며, 상기 가로 스토리지 라인의 타단부와 연결되어 상기 제3 공통 전압 배선과 마주할 수 있다.
일 실시예에서, 상기 표시 기판은 상기 표시 영역에 형성되어 상기 제1 및 제2 데이터 라인들과 교차하고 상기 세로 스토리지 라인과 플로팅된 가로 스토리지 라인을 더 포함할 수 있다.
상기한 본 발명의 목적을 실현하기 위한 또 다른 실시예에 따른 표시 기판은 게이트 라인, 제1 및 제2 데이터 라인들, 세로 스토리지 라인 및 가로 스토리지 라인을 포함한다. 상기 게이트 라인은 베이스 기판의 표시 영역에 형성된다. 상기 제1 및 제2 데이터 라인들은 상기 표시 영역에서 상기 게이트 라인과 교차하고 서로 이격된다. 상기 세로 스토리지 라인은 상기 제1 및 제2 데이터 라인들 사이에 배치되고, 상기 게이트 라인과 교차한다. 상기 가로 스토리지 라인은 상기 제1 및 제2 데이터 라인들과 교차하고 상기 세로 스토리지 라인과 플로팅된다.
이와 같은 표시 기판에 따르면, 공통 전압을 데이터 라인의 연장 방향과 실질적으로 동일한 방향으로 연장되어 표시 영역에 화소들 사이에 배치된 다수의 세로 스토리지 라인들을 통해서 상기 화소들 각각에 전달할 수 있다. 이에 따라, 상기 표시 기판 전체에 있어서 상기 공통 전압을 인가하는 신호 배선의 저항을 최소화시킬 수 있어 립플(ripple) 현상을 감소시킬 수 있다. 이에 따라, 크로스 토크, 플리커 등에 의해 표시 품질이 저하되는 것을 방지할 수 있다. 특히, 상기 세로 스토리지 라인들을 서로 인접한 데이터 라인들 사이에 2개의 화소들이 배치되는 구조에서 상기 화소들 사이에 배치시킴으로써 상기 표시 영역의 개구율이 저하되는 것을 최소화시킬 수 있다.
또한, 상기 세로 스토리지 라인들을 형성함으로써 상기 표시 영역의 주변 영역에 상기 세로 스토리지 라인들 각각에 상기 공통 전압을 인가하는 공통 전압 배선이 차지하는 면적을 감소시키거나 생략할 수 있다. 이에 따라, 상기 주변 영역의 최적 면적을 최소화시킬 수 있어, 궁극적으로는 상기 주변 영역의 면적 대비 상기 표시 영역의 면적이 상대적으로 증가함으로써 동일한 사이즈의 표시 패널에서 유효한 표시 면적이 최대화될 수 있다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 설명하기 위한 평면도이다.
도 2a는 도 1에 도시된 표시 영역의 화소 구조를 설명하기 위한 평면도이다.
도 2b는 도 2a의 I-I' 라인을 따라 절단한 단면도이다.
도 3a는 도 2a의 A 부분의 확대한 확대 평면도이다.
도 3b는 도 3a의 II-II' 라인을 따라 절단한 표시 기판의 단면도이다.
도 3c는 도 3a에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도이다.
도 4a는 도 1에 도시된 게이트 구동부, 데이터 구동부 및 화소 사이의 연결 관계를 설명하기 위한 확대 평면도이다.
도 4b는 도 4a의 III-III' 라인을 따라 절단한 단면도이다.
도 4c는 도 4a의 IV-IV' 라인을 따라 절단한 단면도이다.
도 5a는 도 1에 도시된 공통 전압 배선과 세로 스토리지 라인의 연결 관계를 설명하기 위한 확대 평면도이다.
도 5b는 도 5a의 V-V' 라인을 따라 절단한 단면도이다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 표시 패널에서 공통 전압 배선, 가로 스토리지 라인 및 세로 스토리지 라인의 연결 관계를 설명하기 위한 평면도들이다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 패널을 설명하기 위한 표시 패널의 평면도이다.
도 8은 도 7의 표시 영역의 화소 구조를 설명하기 위한 평면도이다.
도 9는 도 8의 B 부분을 확대한 확대 평면도이다.
도 10a 및 도 10b는 본 발명의 또 다른 실시예에 따른 표시 패널에서 공통 전압 배선 및 세로 스토리지 라인의 연결 관계를 설명하기 위한 평면도들이다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 패널에서 표시 영역의 화소 구조를 설명하기 위한 평면도이다.
도 12는 본 발명의 또 다른 실시예에 따른 표시 패널을 설명하기 위한 표시 영역의 평면도이다.
도 13은 도 12의 VI-VI' 라인을 따라 절단한 단면도이다.
도 14은 도 13에 도시된 세로 스토리지 라인의 연결 관계를 설명하기 위한 평면도이다.
도 15는 도 14의 VII-VII' 라인을 따라 절단한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예들을 보다 상세하게 설명하고자 한다.
도 1은 본 발명의 일 실시예에 따른 표시 패널을 설명하기 위한 평면도이다.
도 2a는 도 1에 도시된 표시 영역의 화소 구조를 설명하기 위한 평면도이다.
도 1 및 도 2a를 참조하면, 표시 패널(501)은 제1 게이트 구동부(101)를 포함하는 표시 기판(300) 및 상기 표시 기판(300) 상에 배치된 데이터 구동부(200)를 포함한다. 상기 표시 패널(501)과 연결된 외부 제어 장치(미도시), 예를 들어, 타이밍 컨트롤러가 상기 데이터 구동부(200) 및 상기 제1 게이트 구동부(101) 각각과 연결될 수 있다. 상기 표시 기판(300)은 상기 제1 게이트 구동부(101)와 대향하여 배치된 제2 게이트 구동부(102)를 더 포함할 수 있다. 이하에서는, 상기 표시 패널(501)에서, 실질적으로 영상을 표시하고 다수의 화소들(Px1, Px2, Px3, Px4, Px5)을 포함하는 부분을 표시 영역(DA)으로 정의하여 설명하고, 상기 표시 영역의 주변을 주변 영역(PA)으로 정의하여 설명하기로 한다. 이때, 상기 제1 및 제2 게이트 구동부들(101, 102)과, 상기 데이터 구동부(200)는 상기 주변 영역(PA)에 배치된다.
상기 제1 게이트 구동부(101)는 서로 종속적으로 연결된 다수의 스테이지들(SRCa-1, SRCa, SRCa+1, 여기서 a는 2 이상의 자연수)을 포함하는 제1 시프트 레지스터를 포함한다. 또한, 상기 제2 게이트 구동부(102)도 서로 종속적으로 연결된 다수의 스테이지들(SRCb-1, SRCb, SRCb+1, 여기서 b는 2 이상의 자연수)을 포함하는 제2 시프트 레지스터를 포함한다. 상기 제1 및 제2 게이트 구동부들(101, 102)은 상기 표시 기판(300)에 직접적으로 집적된다. 즉, 상기 제1 및 제2 게이트 구동부들(101, 102)은 상기 화소들(Px1, Px2, Px3, Px4, Px5)을 구성하는 패턴들을 상기 표시 기판(300)에 형성하는 공정 중에서 동시에 형성될 수 있다.
도 1에서는, 상기 제1 및 제2 게이트 구동부들(101, 102)이 상기 표시 기판(300)에 직접적으로 형성된 상기 제1 및 제2 시프트 레지스터들을 포함하는 경우를 일례로 들어 설명하였으나, 상기 제1 및 제2 게이트 구동부들(101, 102) 각각은 구동칩을 포함할 수 있다. 이때, 상기 제1 및 제2 게이트 구동부들(101, 102)은 상기 표시 기판(300)에 이방성 도전 필름 등의 접착 부재를 통해서 실장될 수 있다.
상기 표시 기판(300)은 다수의 신호 배선들, 상기 신호 배선들과 교차하는 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 및 세로 스토리지 라인들(STL21, STL22, STL23)을 포함한다. 상기 표시 기판(300)은 제1, 제2, 제3 및 제4 공통 전압 배선들(BL1, BL2, BL3, BL4)을 더 포함한다.
상기 신호 배선들은 다수의 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2, 여기서 m은 2 이상의 자연수) 및 다수의 데이터 라인들(DLk-1, DLk, DLk+1, 여기서 k는 2이상의 자연수)을 포함한다. 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)은 상기 표시 기판(300)의 제1 방향(DN1)으로 연장되고, 상기 제1 방향(DN1)과 다른 제2 방향(DN2)으로 이격되어 배열된다. 상기 제2 방향(DN2)은 상기 제1 방향(DN1)과 수직한 방향일 수 있다. 상기 데이터 라인들(DLk-1, DLk, DLk+1)은 상기 제2 방향(DN2)으로 연장되고 상기 제1 방향(DN1)으로 이격되어 배열된다.
상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)은 상기 제1 게이트 구동부(101) 또는 상기 제2 게이트 구동부(102)와 연결될 수 있다. 상기 제1 게이트 구동부(101)는 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2) 각각의 제1 단부측에 배치되고, 상기 제2 게이트 구동부(102)는 상기 제1 단부측과 마주하는 제2 단부측에 배치될 수 있다. 상기 제1 단부측과 상기 제2 단부측은 상기 제1 방향(DN1)으로 서로 마주할 수 있다.
일례로, 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2) 중에서, 홀수열 게이트 라인들(GL2n-1, 여기서 n은 자연수)은 상기 제1 게이트 구동부(101)와 연결되고 짝수열 게이트 라인들(GL2n, 여기서 n은 자연수)은 상기 제2 게이트 구동부(102)와 연결될 수 있다. 이때, 상기 홀수열 게이트 라인들(GL2n-1)은 상기 제1 게이트 구동부(101)의 상기 스테이지들(SRCa-1, SRCa, SRCa+1) 각각과 연결될 수 있고, 상기 짝수열 게이트 라인들(GL2n)은 상기 제2 게이트 구동부(102)의 상기 스테이지들(SRCb-1, SRCb, SRCb+1) 각각과 연결될 수 있다.
이와 달리, 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2) 중에서, 첫 번째 게이트 라인부터 n번째 게이트 라인(n은 2이상의 자연수)은 상기 제1 게이트 구동부(101)와 연결되고 n+1번째 게이트 라인부터 마지막 게이트 라인은 상기 제2 게이트 구동부(102)와 연결될 수 있다. 도면으로 도시하지 않았으나, 상기 제1 및 제2 게이트 구동부들(101, 102) 중에서 어느 하나는 생략되고, 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)이 모두 동일한 게이트 구동부와 연결될 수 있다.
서로 인접한 2개의 게이트 라인들, 예를 들어, 제m 게이트 라인(GLm)과 제m+1 게이트 라인(GLm+1) 사이에 제1 화소(Px1)가 배치된다. 상기 제m+1 게이트 라인(GLm+1)과 제m+2 게이트 라인(GLm+2) 사이의 거리는, 상기 제m 게이트 라인(GLm)과 상기 제m+1 게이트 라인(GLm+1) 사이의 거리보다 매우 가깝게 서로 인접하게 배치되고 이들 사이에는 화소가 배치되지 않는다. 상기 제m+2 게이트 라인(GLm+2)과 상기 제m+2 게이트 라인(GLm+2)의 상기 제2 방향(DN2)에 배치되는 제m+3 게이트 라인 사이에 화소가 배치될 수 있다.
상기 데이터 라인들(DLk-1, DLk, DLk+1)은 상기 데이터 구동부(200)와 연결된다. 일례로, 상기 데이터 구동부(200)가 2개의 구동칩들을 포함하는 경우, 제1 데이터 구동칩은 첫 번째 데이터 라인부터 w번째 데이터 라인(여기서 w는 2 이상의 자연수)과 연결되고 제2 데이터 구동칩은 w+1번째 데이터 라인부터 마지막 데이터 라인과 연결될 수 있다. 서로 인접한 2개의 데이터 라인들, 예를 들어 제k-1 데이터 라인(DLk-1)과 제k 데이터 라인(DLk) 사이에는 상기 제1 방향(DN1)으로 인접한 2개의 화소들인 상기 제1 화소(Px1) 및 제2 화소(Px2)가 배치된다. 또한, 상기 제k 데이터 라인(DLk)과 제k+1 데이터 라인(DLk+1) 사이에 상기 제1 방향(DN1)으로 인접한 2개의 화소들인 제3 화소(Px3) 및 제4 화소(Px4)가 배치될 수 있다. 상기 제4 화소(Px4)의 상기 제1 방향(DN1)에 제5 화소(Px5)가 배치된다.
상기 제1 화소(Px1)는 제1 스위칭 소자(SW1) 및 상기 제1 스위칭 소자(SW1)와 제1 콘택부(CNT1)에서 연결된 제1 화소 전극(PE1)을 포함한다. 상기 제1 스위칭 소자(SW1)는 상기 제m 게이트 라인(GLm) 및 상기 제k-1 데이터 라인(DLk-1)과 연결된다. 상기 제2 화소(Px2)는 제2 스위칭 소자(SW2) 및 상기 제2 스위칭 소자(SW2)와 제2 콘택부(CNT2)에서 연결된 제2 화소 전극(PE2)을 포함한다. 상기 제2 스위칭 소자(SW2)는 상기 제m 게이트 라인(GLm) 및 상기 제k 데이터 라인(DLk)과 연결된다.
상기 제3 화소(Px3)는 제3 스위칭 소자(SW3) 및 제3 화소 전극(PE3)을 포함하고, 상기 제3 스위칭 소자(SW3)는 상기 제m+1 게이트 라인(GLm+1) 및 상기 제k 데이터 라인(DLk)과 연결된다. 상기 제4 화소(Px4)는 제4 스위칭 소자(SW4) 및 제4 화소 전극(PE4)을 포함하고, 상기 제4 스위칭 소자(SW4)는 상기 제m+1 게이트 라인(GLm+1) 및 상기 제k+1 데이터 라인(DLk+1)과 연결된다. 상기 제5 화소(Px5)는 상기 제m 게이트 라인(GLm) 및 상기 제k+1 데이터 라인(DLk+1)과 연결된다. 상기 제5 화소(Px5)의 상기 제1 방향(DN1)에 배치된 제6 화소는 상기 제m 게이트 라인(GLm) 및 제k+2 데이터 라인과 연결될 수 있다. 이와 달리, 상기 제6 화소는 제m+1 게이트 라인(GLm+1) 및 상기 제k+2 데이터 라인과 연결될 수 있다.
상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)은 상기 제1 방향(DN1)으로 연장된다. 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)은 상기 데이터 라인들(DLk-1, DLk, DLk+1)과 교차한다. 상기 표시 패널(501)은 상기 제2 방향(DN2)으로 분기된 스토리지 전극들(TE)을 더 포함할 수 있다. 상기 스토리지 전극들(TE)은 상기 데이터 라인들(DLk-1, DLk, DLk+1) 각각의 상기 제1 방향(DN1)의 양측 단부 각각과 인접하게 배치될 수 있다. 상기 스토리지 전극들(TE)은 상기 양측 단부 각각과 부분적으로 중첩되거나, 상기 양측 단부 각각과 이격되어 배치될 수 있다. 상기 스토리지 전극들(TE)은 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)과 연결되면서, 상기 제1 방향(DN1)으로는 서로 이격되어 배치된다. 상기 스토리지 전극들(TE)에 의해서 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)이 서로 연결될 수 있다. 또한, 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)에 의해서 상기 스토리지 전극들(TE)이 서로 연결될 수 있다.
도 1 및 도 2a에 도시된 스토리지 전극들(TE)과 달리, 상기 표시 패널(501)은 상기 제2 방향(DN2)으로 분기되고 상기 데이터 라인들(DLk-1, DLk, DLk+1)이 형성된 영역에 배치된 중첩 전극들(미도시)을 포함할 수 있다. 다시 말하면, 상기 데이터 라인들(DLk-1, DLk, DLk+1) 중 어느 하나를 기준으로 양측에 각각 배치된 서로 인접한 상기 스토리지 전극들(TE)이 하나로 연결된 형상을 갖는 전극이 상기 중첩 전극으로 정의될 수 있다. 상기 중첩 전극들은 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)을 서로 연결시킨다. 또한, 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)에 의해서 상기 중첩 전극들이 서로 연결될 수 있다. 상기 중첩 전극들은 상기 데이터 라인들(DLk-1, DLk, DLk+1) 각각과 중첩된다. 상기 중첩 전극들의 상기 제1 방향(D1)으로의 배선 너비는 상기 데이터 라인들(DLk-1, DLk, DLk+1) 각각의 배선 너비와 실질적으로 동일하거나, 클 수 있다.평면에서 볼 때, 상기 중첩 전극들은 상기 데이터 라인들(DLk-1, DLk, DLk+1)과 중첩되어 관찰할 수 없거나, 상기 중첩 전극들 각각의 양측 단부가 상기 데이터 라인들(DLk-1, DLk, DLk+1)보다 상기 제1 방향(D1)으로 돌출되어 보일 수 있다.
일례로, 제1 가로 스토리지 라인(STL11)은 상기 제m 게이트 라인(GLm) 및 상기 제m+1 게이트 라인(GLm+1) 사이에 배치된다. 상기 제1 가로 스토리지 라인(STL11)의 상기 제2 방향(DN2)에 배치된 제2 가로 스토리지 라인(STL12) 또한 상기 제m 게이트 라인(GLm) 및 상기 제m+1 게이트 라인(GLm+1) 사이에 배치된다. 상기 제1 가로 스토리지 라인(STL11)은 상기 제m+1 게이트 라인(GLm+1)보다 상기 제m 게이트 라인(GLm)과 가깝게 배치된다. 상기 제2 가로 스토리지 라인(STL12)은 상기 제m 게이트 라인(GLm)보다 상기 제m+1 게이트 라인(GLm+1)과 가깝게 배치된다. 상기 제2 가로 스토리지 라인(STL12)의 상기 제2 방향(DN2)에 배치된 제3 가로 스토리지 라인(STL13)은 상기 제m+2 게이트 라인(GLm+2)과 인접하게 배치된다. 상기 제2 및 제3 가로 스토리지 라인들(STL12, STL13) 사이에 상기 제m+1 및 제m+2 게이트 라인들(GLm+1, GLm+2)이 배치된다.
도 2a 및 도 2b에서는 상기 스토리지 전극들(TE)이 상기 데이터 라인들(DLk-1, DLk, DLk+1)의 양측 단부에 각각 인접하게 배치된 것을 도시하고 있으나, 상기 스토리지 전극들(TE)은 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)과 인접한 부분에서는 상기 데이터 라인들(DLk-1, DLk, DLk+1)과 전체적으로 중첩하는 형태를 가질 수 있다.
상기 세로 스토리지 라인들(STL21, STL22, STL23)은 상기 제2 방향(DN2)으로 연장되고, 상기 가로 스토리지 라인들(STL12, STL12, STL13)과 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)과 교차한다. 동시에, 상기 세로 스토리지 라인들(STL21, STL22, STL23)은 상기 가로 스토리지 라인들(STL12, STL12, STL13)과 콘택하여 연결된다. 상기 세로 스토리지 라인들(STL12, STL12, STL13)은 서로 인접한 데이터 라인들(DLk-1, DLk, DLk+1) 사이에 각각 배치된다. 상기 세로 스토리지 라인들(STL21, STL22, STL23) 각각은 상기 제2 방향(DN2)으로 연속적으로 연장된 배선이다. 즉, 상기 세로 스토리지 라인들(STL21, STL22, STL23) 각각은 서로 다른 금속층으로 형성된 패턴들을 콘택시켜서 구성하는 배선과는 다른, 하나의 패턴으로 구성되는 배선이다.
일례로, 제1 세로 스토리지 라인(STL21)은 상기 제k-1 데이터 라인(DLk-1)과 상기 제k 데이터 라인(DLk) 사이에 배치된다. 이에 따라, 상기 제1 화소(Px1)는 상기 제k-1 데이터 라인(DLk-1)과 상기 제1 세로 스토리지 라인(STL21) 사이에 배치된다. 동시에, 상기 제2 화소(Px2)는 상기 제k 데이터 라인(DLk)과 상기 제1 세로 스토리지 라인(STL21) 사이에 배치된다. 상기 제1 세로 스토리지 라인(STL21)의 상기 제1 방향(DN1)에 배치된 제2 세로 스토리지 라인(STL22)은 상기 제k 데이터 라인(DLk)과 상기 제k+1 데이터 라인(DLk+1) 사이에 배치된다. 이에 따라, 상기 제3 화소(Px3)는 상기 제k 데이터 라인(DLk)과 상기 제2 세로 스토리지 라인(STL22) 사이에 배치된다. 동시에, 상기 제4 화소(Px4)는 상기 제k+1 데이터 라인(DLk+1)과 상기 제2 세로 스토리지 라인(STL22) 사이에 배치된다. 상기 제2 세로 스토리지 라인(STL22)의 상기 제1 방향(DN1)에 제3 세로 스토리지 라인(STL23)이 배치되고, 상기 제k+1 데이터 라인(DLk+1)과 상기 제3 세로 스토리지 라인(STL23) 사이에 상기 제5 화소(Px5)가 배치된다.
상기 세로 스토리지 라인들(STL21, STL22, STL23)은 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)과 교차하는 부분에서 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)과 콘택할 수 있다. 상기 제1 세로 스토리지 라인(STL21)은 홀수번째 가로 스토리지 라인들인 상기 제1 및 제3 가로 스토리지 라인들(STL11, STL13)과 콘택할 수 있다. 상기 제1 세로 스토리지 라인(STL21)은 상기 제1 가로 스토리지 라인(STL11)과 제1 콘택 전극(CE1)을 통해서 제3 콘택부(CNT3)에서 접촉함으로써 연결된다. 또한, 상기 제3 세로 스토리지 라인(STL23)도 상기 제1 및 제3 가로 스토리지 라인들(STL11, STL13)과 연결될 수 있다. 이때, 상기 제1 및 제3 세로 스토리지 라인들(STL21, STL23)은 상기 제2 가로 스토리지 라인(STL12)과는 절연되어 교차한다.
동시에, 상기 제2 세로 스토리지 라인(STL22)은 상기 제2 가로 스토리지 라인(STL12)을 포함하는 짝수번째 가로 스토리지 라인들과 연결된다. 상기 제2 세로 스토리지 라인(STL22)은 상기 제2 가로 스토리지 라인(STL12)과 제2 콘택 전극(CE2)을 통해서 제4 콘택부(CNT4)에서 접촉함으로서 연결된다. 이때, 상기 제2 세로 스토리지 라인(STL22)은 상기 제1 및 제3 가로 스토리지 라인들(STL11, STL13)과는 절연되어 교차한다.
상기 세로 스토리지 라인들(STL21, STL22, STL23) 각각의 하부에는 차광 전극들(BE1, BE2)이 배치될 수 있다. 상기 차광 전극들(BE1, BE2) 각각은 상기 세로 스토리지 라인들(STL21, STL22, STL23)이나 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)과 물리적 및 전기적으로 분리된다. 상기 차광 전극들(BE1, BE2)은 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)과 동일한 금속층으로 형성될 수 있다. 상기 차광 전극들(BE1, BE2)의 너비는 상기 세로 스토리지 라인들(STL21, STL22, STL23)의 너비보다 넓을 수 있다.
일례로, 상기 제1 세로 스토리지 라인(STL21)의 하부에는 제1 차광 전극(BE1)이 배치된다. 상기 제1 세로 스토리지 라인(STL21) 및 상기 제1 차광 전극(BE1)의 일단부들은 상기 제1 화소 전극(PE1)과 중첩될 수 있고, 상기 일단부들의 타단부들은 상기 제2 화소 전극(PE2)과 중첩될 수 있다. 이와 달리, 상기 제1 세로 스토리지 라인(STL21)은 상기 제1 및 제2 화소 전극들(PE1, PE2)과 중첩되지 않으나, 상기 제1 차광 전극(BE1)은 상기 제1 및 제2 화소 전극들(PE1, PE2)과 중첩될 수 있다. 상기 제1 차광 전극(BE1)의 상기 제1 방향(DN1)에 제2 차광 전극(BE2)이 배치되고, 상기 제2 차광 전극(BE2)은 상기 제2 세로 스토리지 라인(STL22)과 중첩된다.
상기 제1, 제2, 제3 및 제4 공통 전압 배선들(BL1, BL2, BL3, BL4)은 상기 표시 영역(DA)을 둘러싸도록 상기 주변 영역(PA)에 배치된다.
상기 제1 공통 전압 배선(BL1)은 상기 데이터 구동부(200)와 첫 번째 게이트 라인 사이의 상기 주변 영역(PA)에 배치되고, 상기 제1 방향(DN1)으로 연장된다. 상기 제1 공통 전압 배선(BL1)은 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)과 동일한 금속층으로 형성될 수 있다. 상기 제1 공통 전압 배선(BL1)은 상기 세로 스토리지 라인들(STL21, STL22, STL23)과 연결되고, 이들 각각에 공통 전압을 제공한다. 상기 공통 전압은 상기 외부 제어 장치로부터 받은 신호를 이용하여 상기 데이터 구동부(200)에서 생성할 수 있고, 상기 제1 공통 전압 배선(BL1)이 상기 데이터 구동부(200)와 연결됨으로서 상기 공통 전압을 받을 수 있다.
상기 제2 공통 전압 배선(BL2)은 상기 제1 공통 전압 배선(BL1)의 상기 제2 방향(DN2)에 상기 제1 공통 전압 배선(BL1)과 마주하여 배치된다. 상기 제1 공통 전압 배선(BL1)은 상기 세로 스토리지 라인들(STL21, STL22, STL23)의 일측 단부들 각각과 연결되고, 상기 제2 공통 전압 배선(BL2)은 상기 일측 단부들의 반대측 단부들과 각각 연결된다. 상기 제2 공통 전압 배선(BL2)도 상기 제1 공통 전압 배선(BL1)과 같이 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)과 동일한 금속층으로 형성될 수 있다.
상기 제3 공통 전압 배선(BL3)은 상기 제1 및 제2 공통 전압 배선들(BL1, BL2)을 연결하고, 상기 제2 방향(DN2)으로 연장된다. 상기 제3 공통 전압 배선(BL3)은 상기 제1 게이트 구동부(101)와 첫 번째 데이터 라인 사이에 배치될 수 있다. 상기 제3 공통 전압 배선(BL3)은 상기 데이터 라인들(DLk-1, DLk, DLk+1)과 동일한 금속층으로 형성될 수 있다. 상기 제3 공통 전압 배선(BL3)은 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 각각과 연결되어, 상기 공통 전압을 전달한다.
상기 제4 공통 전압 배선(BL4)은 상기 제3 공통 전압 배선(BL4)의 상기 제1 방향(DN1)에 배치되고, 상기 제1 및 제2 공통 전압 배선들(BL1, BL2)을 연결한다. 상기 제4 공통 전압 배선(BL4)은 상기 제2 방향(DN2)으로 연장되고 마지막 데이터 라인과 상기 제2 게이트 구동부(102) 사이에 배치된다. 상기 제3 공통 전압 배선(BL3)이 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)의 일측 단부들 각각과 연결되고, 상기 제4 공통 전압 배선(BL4)이 상기 일측 단부들의 반대측 단부들 각각과 연결된다.
상기 제1 내지 제4 공통 전압 배선들(BL1, BL2, BL3, BL4)에 의해서 상기 공통 전압이 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 및 상기 세로 스토리지 라인들(STL21, STL22, STL23) 각각에 인가될 수 있다. 상기 제1 내지 제4 공통 전압 배선들(BL1, BL2, BL3, BL4)은 상기 공통 전압이 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 및 상기 세로 스토리지 라인들(STL21, STL22, STL23)에 전압 강하 없이 상기 공통 전압을 인가하기 위해서 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 및 상기 세로 스토리지 라인들(STL21, STL22, STL23)보다는 큰 배선 너비가 확보될 필요가 있으나, 상기 세로 스토리지 라인들(STL21, STL22, STL23)이 없는 경우에 비해서는 상대적으로 배선 너비를 감소시킬 수 있다. 즉, 상기 세로 스토리지 라인들(STL21, STL22, STL23)을 형성함으로써 상기 제1 내지 제4 공통 전압 배선들(BL1, BL2, BL3, BL4)의 너비, 특히 상기 제3 및 제4 공통 전압 배선들(BL3, BL4)의 너비를 최소화시킬 수 있다.
상기 세로 스토리지 라인들(STL21, STL22, STL23)이 없는 경우, 상기 제1 내지 제4 공통 전압 배선들(BL1, BL2, BL3, BL4)의 배선 너비를 증가시키거나, 배선의 형성 물질을 변경함으로써 상기 공통 전압이 인가되는 배선의 배선 저항을 낮출 수 있을 뿐이다. 본 발명에서는, 상기 세로 스토리지 라인들(STL21, STL22, STL23)을 형성함으로써 상기 제1 내지 제4 공통 전압 배선들(BL1, BL2, BL3, BL4)의 배선 너비를 최소화시키면서도 전압 강하를 최소화시킬 수 있다. 상기 제1 내지 제4 공통 전압 배선들(BL1, BL2, BL3, BL4)을 형성하기 위한 면적을 최소화시킴으로써 상기 표시 영역(DA)의 면적에 대한 상기 주변 영역(PA)의 면적 비율이 작아질 수 있어 상대적으로 상기 표시 영역(DA)의 면적을 최대화시킬 수 있다. 이에 따라, 표시 품질이 저하되는 것을 방지하면서도 상기 표시 영역(DA)의 면적을 최대로 확보할 수 있다.
한편, 상기 표시 기판(300)은 스토리지 연결 배선(SCL) 및 데이터 연결 배선(DCL)을 더 포함할 수 있다. 상기 스토리지 연결 배선(SCL)을 통해서 상기 제1 공통 전압 배선(BL1)이 상기 데이터 구동부(200)와 연결되고, 상기 데이터 연결 배선(DCL)을 통해서 상기 데이터 라인들(DLk-1, DLk, DLk+1)과 상기 데이터 구동부(200)가 연결될 수 있다. 상기 데이터 연결 배선(DCL)은 상기 데이터 라인들(DLk-1, DLk, DLk+1)의 일단부와 직접적으로 연결되고 일체로 형성될 수 있다. 상기 스토리지 연결 배선(SCL)은 상기 제1 공통 전압 배선(BL1)과 직접적으로 연결되고 일체로 형성될 수 있다.
도 1 및 도 2a에 도시된 상기 표시 패널(501)은 상기 표시 기판(300)과 대향하는 대향 기판(400, 도 2b 참조)을 더 포함한다. 상기 대향 기판(400)에 대해서는, 도 2b를 참조하여 상기 표시 패널(501)의 단면 구조에서 후술하기로 한다.
도 2b는 도 2a의 I-I' 라인을 따라 절단한 단면도이다.
도 1, 도 2a 및 도 2b를 참조하면, 상기 표시 기판(300)의 상기 제1 스위칭 소자(SW1)는 제1 베이스 기판(310) 상에 형성된 제1 게이트 전극(GE1), 상기 제1 게이트 전극(GE1) 상에 배치된 액티브 패턴(AP), 상기 액티브 패턴(AP) 상에 배치된 제1 소스 전극(SE1) 및 제1 드레인 전극(DE1)을 포함한다.
상기 제1 게이트 전극(GE)이 상기 제m 게이트 라인(GLm)과 연결되고, 상기 제1 소스 전극(SE1)이 상기 제k-1 데이터 라인(DLk-1)과 연결된다. 상기 제1 드레인 전극(DE1)은 상기 제1 소스 전극(SE1)과 이격되고, 상기 제1 콘택부(CNT1)를 통해서 상기 제1 화소 전극(PE1)과 연결된다. 상기 제1 게이트 전극(GE1)과 상기 액티브 패턴(AP) 사이에 제1 절연층으로서 게이트 절연층(320)이 배치되어 이들을 절연시킨다. 상기 제1 스위칭 소자(SW1) 상에 제2 절연층으로서 패시베이션층(340)이 형성되고, 상기 패시베이션층(340)이 상기 제1 드레인 전극(DE)을 노출시키는 상기 제1 콘택부(CNT1)를 포함한다. 상기 제1 화소 전극(PE1)은 상기 패시베이션층(340) 상에 형성된다. 상기 액티브 패턴(AP)은 반도체층(331) 및 오믹 콘택층(332)을 포함한다. 상기 반도체층(331)은 비정질 실리콘 또는 산화물 반도체인 금속 산화물을 포함할 수 있다. 상기 액티브 패턴(AP)의 가장자리는, 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1)의 전체적인 가장자리와 일치할 수 있고, 상기 제1 소스 전극(SE1) 및 상기 제1 드레인 전극(DE1) 사이로 상기 액티브 패턴(AP)이 부분적으로 노출될 수 있다. 도면으로 도시하지 않았으나, 상기 패시베이션층(340)과 상기 제1 및 제2 화소 전극들(PE1, PE2) 사이에 제3 절연층이 형성될 수 있다. 상기 제3 절연층으로서는, 평탄화막인 유기막이 형성될 수 있고, 상기 제3 절연층은 상기 제2 절연층에 형성된 홀과 대응하여 형성된 홀들을 포함할 수 있다.
상기 제2 내지 제4 스위칭 소자들(SW2, SW3, SW4) 각각은 연결된 신호 배선들을 제외하고는 단면 구조는 상기에서 설명한 상기 제1 스위칭 소자(SW1)와 실질적으로 동일하다. 따라서, 중복되는 설명은 생략한다.
상기 제k 데이터 라인(DLk)의 하부에는 상기 액티브 패턴(AP)과 실질적으로 동일한 층상 구조를 갖는 제1 더미 패턴(DP1)이 형성된다. 상기 제1 더미 패턴(DP1)은 상기 액티브 패턴(AP)을 형성하는 공정에서 상기 제k 데이터 라인(DLk)의 하부에 형성되는 패턴이다.
상기 제k 데이터 라인(DLk)의 양측에 각각 상기 제2 화소 전극(PE2)과 상기 제3 화소 전극(PE3)이 배치된다. 상기 제k 데이터 라인(DLk)은 상기 제2 및 제3 화소 전극들(PE2, PE3)과 각각 이격될 수 있다. 상기 제k 데이터 라인(DLk)과 인접한 상기 제2 화소 전극(PE2) 및 상기 제3 화소 전극(PE3) 각각의 일단부들은 상기 스토리지 전극들(TE)과 중첩될 수 있다.
상기 제1 세로 스토리지 라인(STL21)의 하부에는 제1 차광 전극(BE1)이 배치되고, 이들은 상기 게이트 절연층(320)에 의해서 절연된다. 상기 제1 세로 스토리지 라인(STL21)과 상기 게이트 절연층(320) 사이에 제2 더미 패턴(DP2)이 배치된다. 상기 제2 더미 패턴(DP2)은 상기 제1 더미 패턴(DP1)과 실질적으로 동일한 층상 구조를 갖는다. 상기 제1 화소 전극(PE1)은 상기 제1 세로 스토리지 라인(STL21) 및 상기 제1 차광 전극(BE1) 각각의 일단부들과 중첩될 수 있다. 상기 일단부들의 타단부들은 상기 제2 화소 전극(PE2)과 중첩될 수 있다. 상기 제1 차광 전극(BE1)의 너비가 상기 제1 세로 스토리지 라인(STL21)의 너비보다 넓기 때문에 단면 구조에서는 상기 제1 차광 전극(BE1)의 일단부는 상기 제1 세로 스토리지 라인(STL21)에 비해서 돌출된다.
이와 달리, 상기 제1 및 제2 화소 전극들(PE1, PE2) 각각은 상기 제1 세로 스토리지 라인(STL21)의 양단부와 각각 중첩되고, 상기 제1 세로 스토리지 라인(STL21)과는 중첩되지 않을 수 있다.
상기에서는 단면 구조로서 상기 제1 스위칭 소자(SW1), 상기 제1 세로 스토리지 라인(STL21) 및 상기 제k 데이터 라인(DLk)과, 상기 제1 및 제2 화소 전극들(PE1, PE2)에 대해서 설명하였으나, 상기 제2 스위칭 소자(SW2), 상기 제2 세로 스토리지 라인(STL22) 및 상기 제k+1 데이터 라인(DLk+1)과, 상기 제3 및 제4 화소 전극들(PE3, PE4)의 단면 구조도 실질적으로 동일하다. 따라서, 중복되는 상세한 설명은 생략한다.
한편, 상기 대향 기판(400)은 제2 베이스 기판(410), 차광 패턴(420), 컬러필터들(432, 434, 436), 오버 코팅층(440) 및 공통 전극(450)을 포함한다.
상기 차광 패턴(420)은 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2), 상기 데이터 라인들(DLk-1, DLk, DLk+1), 상기 스위칭 소자들(SW1, SW2, SW3, SW4), 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 및 상기 세로 스토리지 라인들(STL21, STL22, STL23)과 마주하는 상기 제2 베이스 기판(410) 상에 형성된다.
상기 컬러필터들(432, 434, 436)은 상기 차광 패턴(420)이 구획하는 상기 제2 베이스 기판(410)의 다수의 영역들 각각에 형성된다. 일례로, 상기 컬러필터들(432, 434, 436)은 레드 컬러필터(432), 그린 컬러필터(434) 및 블루 컬러필터(436)를 포함할 수 있다. 상기 제1 화소(Px1)가 상기 레드 컬러필터(432)를 포함할 수 있고, 상기 제2 화소(Px2)가 상기 그린 컬러필터(434)를 포함할 수 있다.
상기 오버 코팅층(440)은 상기 컬러필터들(432, 434, 436)이 형성된 상기 제2 베이스 기판(410) 상에 형성되고, 상기 공통 전극(450)은 상기 오버 코팅층(440) 상에 형성된다. 상기 오버 코팅층(440)은 생략될 수 있다.
이하에서는, 도 3a 및 도 3b를 참조하여 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14)과 상기 세로 스토리지 라인들(STL21, STL22, STL23)의 연결 관계에 대해서 설명한다. 도 3a에서는 상기 제1 세로 스토리지 라인(STL21)과 상기 제1 세로 스토리지 라인(STL11)의 연결 관계에 대해서 설명하지만 다른 상기 가로 스토리지 라인들(STL12, STL13, STL14)과 상기 세로 스토리지 라인들(STL22, STL23)에도 동일하게 적용된다.
도 3a는 도 2a의 A 부분의 확대한 확대 평면도이다.
도 3a를 참조하면, 상기 제1 가로 스토리지 라인(STL11)은 상기 제m 게이트 라인(GLm) 및 상기 제m-1 게이트 라인(GLm-1)의 연장 방향을 따라 상기 제1 방향(DN1)으로 연장되어 형성된다.
상기 제1 세로 스토리지 라인(STL21)은 상기 제m 게이트 라인(GLm) 및 상기 제m-1 게이트 라인(GLm-1)과 교차한다. 상기 제1 세로 스토리지 라인(STL21)은 상기 제m 게이트 라인(GLm) 및 상기 제m-1 게이트 라인(GLm-1)과 상기 게이트 절연층(320)에 의해서 서로 절연된다. 상기 제1 세로 스토리지 라인(STL21)은 제1 가로 스토리지 라인(STL11)과 상기 제3 콘택부(CNT3)에서 접촉한다. 상기 제3 콘택부(CNT3)를 포함하는 일 영역을 상기 제1 콘택 전극(CE1)이 커버하고, 상기 제1 콘택 전극(CE1)이 상기 제1 세로 스토리지 라인(STL21) 및 상기 제1 가로 스토리지 라인(STL11) 각각과 접촉한다. 상기 제1 세로 스토리지 라인(STL21)은 상기 제1 가로 스토리지 라인(STL11)은 상기 제1 스위칭 소자(SW1)와 상기 제2 스위칭 소자(SW2) 사이에서 교차할 수 있다.
상기 제1 세로 스토리지 라인(STL21)은 상기 제1 가로 스토리지 라인(STL11)과 교차하는 영역의 면적은 다른 부분들에 비해서 상대적으로 넓게 형성되어, 접촉 면적을 최대화시킬 수 있다.
도 3b는 도 3a의 II-II' 라인을 따라 절단한 표시 기판의 단면도이다.
도 3b를 도 3a와 함께 참조하면, 상기 제1 베이스 기판(310) 상에 상기 제1 가로 스토리지 라인(STL11)이 형성되고 상기 제1 가로 스토리지 라인(STL11) 상에 상기 제1 세로 스토리지 라인(STL21)이 배치된다. 상기 제1 세로 스토리지 라인(STL21)의 하부에는 상기 제2 더미 패턴(DP2)이 배치된다. 상기 제1 세로 스토리지 라인(STL21)과 상기 제2 더미 패턴(DP2)의 가장자리가 일치할 수 있다.
상기 제3 콘택부(CNT3)에서, 상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21)이 각각 부분적으로 노출된다. 구체적으로, 상기 제3 콘택부(CNT3)에서 상기 제1 가로 스토리지 라인(STL11)의 표면과, 상기 제1 세로 스토리지 라인(STL21)의 일 측벽면 및 표면이 노출된다. 상기 제3 콘택부(CNT3)와 대응하는 상기 게이트 절연층(320) 및 상기 패시베이션층(240)의 홀들에 의해서 상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21)이 각각 부분적으로 노출될 수 있다. 이때, 상기 제2 더미 패턴(DP2)의 식각면도 일부 노출된다. 상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21)은 각각 별개의 콘택홀들에 의해서 노출되지 않고, 상기 게이트 절연층(320) 및 상기 패시베이션층(240)에 의해서 정의되는 하나의 콘택홀인 상기 제3 콘택부(CNT3) 에서 동시에 노출된다.
상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21)이 교차하는 부분에 상기 제3 콘택부(CNT3)가 형성됨으로써 별도의 2개의 콘택홀들을 이용하는 경우에 비해서 상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21)의 콘택 신뢰성을 향상시킬 수 있다. 또한, 상기 제3 콘택부(CNT3)에 의해서 상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21)의 연결을 위해서 요구되는 면적이 최소화될 수 있다. 이에 따라, 상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21)의 콘택에 의해서 개구율이 저하되는 것을 방지하여 상기 표시 패널(501)의 투과율의 감소 또한 방지될 수 있다.
상기 제1 콘택 전극(CE1)이 상기 제3 콘택부(CNT3)를 커버함으로써 상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21) 각각과 접촉하고, 이에 따라 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21)이 서로 연결될 수 있다. 상기 제1 콘택 전극(CE1)은 상기 제1 가로 스토리지 라인(STL11)의 표면에서부터 상기 게이트 절연층(320), 상기 제2 더미 패턴(DP2) 및 상기 제1 세로 스토리지 라인(STL21)의 측면들과 접촉하고, 동시에 상기 제1 세로 스토리지 라인(STL21)의 표면 및 상기 패시베이션층(340)의 측면과 접촉함으로써 상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21)을 연결할 수 있다.
이하에서는, 도 3c를 참조하여 상기 제3 콘택부(CNT3)를 중심으로 도 1 및 도 2a에 도시된 표시 기판의 제조 방법을 간략하게 설명한다.
도 3c는 도 3a에 도시된 표시 기판의 제조 방법을 설명하기 위한 단면도이다.
도 3c를 도 1, 도 2a 및 도 2b와 함께 참조하면, 상기 제1 베이스 기판(310) 상에 게이트 금속층을 형성하고 상기 게이트 금속층을 패터닝하여 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2), 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14), 상기 제1 및 제2 게이트 전극들(GE1, GE2), 상기 제1 및 제3 공통 전압 배선들(BL1, BL3)을 포함하는 제1 금속 패턴을 형성한다. 이때, 상기 제1 및 제2 게이트 구동부들(101, 102)을 구성하는 게이트 패턴들도 상기 제1 금속 패턴을 형성하는 공정에서 상기 게이트 금속층을 패터닝함으로써 형성할 수 있다.
이어서, 상기 제1 패턴이 형성된 상기 제1 베이스 기판(310) 상에 상기 게이트 절연층(320)을 형성하고, 상기 게이트 절연층(320) 상에 순차적으로 상기 반도체층(331), 상기 오믹 콘택층(332) 및 데이터 금속층을 형성한다. 상기 데이터 금속층 상에 상기 데이터 금속층을 패터닝하는 공정에서 식각 방지막으로 이용하는 포토레지스트 패턴을 형성한다. 상기 포토레지스트 패턴은 제1 두께부와, 상기 제1 소스 전극(SE1)과 상기 제1 드레인 전극(DE1) 사이의 이격 영역에 대응하여 형성되고 상기 제1 두께부보다 얇은 제2 두께부를 포함할 수 있다. 상기 제2 두께부는 상기 제2 소스 전극(SE2)과 상기 제2 드레인 전극(SE2) 사이의 이격 영역에도 형성된다.
상기 포토레지스트 패턴을 이용하여 상기 데이터 금속층, 상기 오믹 콘택층(332) 및 상기 반도체층(331)을 1차 식각하고, 상기 포토레지스트 패턴의 상기 제2 두께부를 제거하여 잔류 포토 패턴을 형성한다. 상기 잔류 포토 패턴을 식각 방지막으로 이용하여 상기 데이터 금속층 및 상기 오믹 콘택층(332)을 2차 식각하여 상기 액티브 패턴(AP)과 상기 제1 및 제2 더미 패턴들(DP1, DP2)을 형성하는 동시에 상기 데이터 라인들(DLk-1, DLk, DLk+1), 상기 제1 및 제2 소스 전극들(SE1), 상기 제1 및 제2 드레인 전극들(DE1, DE2), 상기 세로 스토리지 라인들(STL21, STL22, STL23)을 포함하는 제2 금속 패턴을 형성한다. 이때, 상기 제1 및 제2 게이트 구동부들(101, 102)을 구성하는 소스 및 드레인 패턴들도 상기 제2 금속 패턴을 형성하는 공정에서 상기 데이터 금속층을 패터닝함으로써 형성할 수 있다.
이어서, 상기 제2 금속 패턴이 형성된 상기 제1 베이스 기판(310) 상에 상기 패시베이션층(340)을 형성하고, 상기 패시베이션층(340) 상에 제2 포토레지스트 패턴(600)을 형성한다. 상기 제2 포토레지스트 패턴(600)은 상기 제3 콘택부(CNT3)와 대응하는 개구부(610)를 포함한다. 상기 제2 포토레지스트 패턴(600)은 상기 제1 및 제2 콘택부들(CNT1, CNT2) 상의 상기 패시베이션층(340)도 노출시킨다. 상기 개구부(610)는 상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21) 상의 상기 패시베이션층(340)을 동시에 노출시킨다.
상기 제2 포토레지스트 패턴(600)을 식각 방지막으로 이용하여 상기 패시베이션층(340) 및 상기 게이트 절연층(320)을 식각한다. 이에 따라, 상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21)이 상기 제3 콘택부(CNT3)에서 노출된다.
상기 제3 콘택부(CNT3)에서 노출된 상기 제1 가로 스토리지 라인(STL11) 및 상기 제1 세로 스토리지 라인(STL21)을 포함하는 상기 제1 베이스 기판(310) 상에 투명 전극층을 형성하고, 상기 투명 전극층을 패터닝하여 상기 제1 내지 제4 화소 전극들(PE1, PE2, PE3, PE4)과 상기 제1 및 제2 콘택 전극들(CE1, CE2)이 형성된다. 이에 따라, 도 1, 도 2a, 도 2b 및 도 3a에 도시된 표시 기판(501)이 제조된다.
이하에서는, 도 4a 내지 도 4c를 참조하여 상기 제1 세로 스토리지 라인(STL21)과 상기 제1 및 제3 공통 전압 배선들(BL1, BL3) 간의 연결 관계를 설명하고, 도 5a 및 도 5b를 참조하여 상기 세로 스토리지 라인(STL21, STL22, STL23) 중 어느 하나와 상기 제2 공통 전압 라인(BL2) 사이의 연결 관계를 구체적으로 설명한다.
도 4a는 도 1에 도시된 게이트 구동부, 데이터 구동부 및 화소 사이의 연결 관계를 설명하기 위한 확대 평면도이고, 도 4b는 도 4a의 III-III' 라인을 따라 절단한 단면도이다. 도 4c는 도 4a의 IV-IV' 라인을 따라 절단한 단면도이다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 스토리지 연결 배선(SCL)은 상기 제3 공통 전압 배선(BL3)과 동일한 금속층으로 일체로 형성된다. 이와 달리, 상기 제1 공통 전압 배선(BL1)은 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)과 동일한 금속층으로 형성되기 때문에 상기 제1 및 제3 공통 전압 배선들(BL1, BL3)은 제5 콘택부(CNT5)에서 제3 콘택 전극(CE3)을 통해서 서로 연결된다. 상기 제3 공통 전압 배선(BL3)의 하부에는 제3 더미 패턴(DP3)이 형성된다. 상기 제3 더미 패턴(DP3)은 상기 제k-1 데이터 라인(DLk-1)의 하부에 배치된 상기 제1 더미 패턴(DP1)과 실질적으로 동일한 층상 구조를 갖는다. 상기 제5 콘택부(CNT5)는 상기 게이트 절연층(320) 및 상기 패시베이션층(340)에 의해서 상기 제3 공통 전압 배선(BL3) 및 상기 제1 공통 전압 배선(BL1)이 노출되는 부분이다. 상기 제5 콘택부(CNT5)의 단면 구조는 노출시키는 대상만이 다를 뿐, 상기 제3 콘택부(CNT3)의 단면 구조와 실질적으로 동일할 수 있다.
또한, 상기 제1 세로 스토리지 라인(STL21)은 상기 제1 공통 전압 배선(BL1)과 제6 콘택부(CNT6)에서 제4 콘택 전극(CE4)을 통해서 연결된다. 상기 제1 세로 스토리지 라인(STL21)은 상기 데이터 금속층으로 형성되고, 상기 제1 공통 전압 배선(BL1)은 상기 게이트 금속층으로 형성되는 경우, 상기 제6 콘택부(CNT6)에서 상기 게이트 절연층(320) 및 상기 패시베이션층(340)에 의해 노출되고 상기 제4 콘택 전극(CE4)이 상기 제1 세로 스토리지 라인(STL21) 및 상기 제1 공통 전압 배선(BL1) 각각과 접촉함으로써 서로를 연결시킨다.
또한, 상기 제1 가로 스토리지 라인(STL11)은 상기 제3 공통 전압 배선(BL3)과 제7 콘택부(CNT7)에서 제5 콘택 전극(CE5)을 통해서 연결된다. 상기 제2 가로 스토리지 라인(STL12)은 상기 제3 공통 전압 배선(BL3)과 제8 콘택부(CNT8)에서 제6 콘택 전극(CE6)을 통해서 연결된다.
상기 제5 내지 제8 콘택부들(CNT5, CNT6, CNT7, CNT8)에서 서로 다른 금속층들로 형성된 2개의 금속 패턴들이 동시에 노출되고, 상기 금속 패턴들을 상기 제3 내지 제6 콘택 전극들(CE3, CE4, CE5, CE6) 각각으로 연결함으로써 상기 금속 패턴들의 콘택 신뢰성을 향상시킬 수 있다.
도 5a는 도 1에 도시된 공통 전압 배선과 세로 스토리지 라인의 연결 관계를 설명하기 위한 확대 평면도이고, 도 5b는 도 5a의 V-V' 라인을 따라 절단한 단면도이다.
도 5a 및 도 5b에서, 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2) 중에서 상기 데이터 구동부(200)의 반대편에 배치된 마지막 게이트 라인을 도면 번호 GLa"로 표시하고, 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 중에서 상기 마지막 게이트 라인(GLa)의 상기 제2 방향(DN2)에 인접하게 배치된 마지막 가로 스토리지 라인을 도면 번호 STLx로 나타내고 이를 인용하여 설명한다.
도 5a 및 도 5b를 참조하면, 상기 제1 세로 스토리지 라인(STL21)은 상기 마지막 가로 스토리지 라인(STLx) 및 상기 마지막 게이트 라인(GLa)과 교차하고, 상기 제2 공통 전압 배선(BL2)과 중첩된다. 상기 제2 공통 전압 배선(BL2)은 상기 게이트 금속층으로 형성되고 상기 제1 세로 스토리지 라인(STL21)은 상기 데이터 금속층으로 형성되므로 제9 콘택부(CNT9)에서 제7 콘택 전극(CE7)을 이용하여 상기 제1 공통 전압 배선(BL2) 및 상기 제1 세로 스토리지 라인(STL21)을 연결시킨다.
도 4a, 도 4b, 도 4c, 도 5a 및 도 5b에서 설명한 바에 따르면, 상기 제1 내지 제4 공통 전압 배선들(BL1, BL2, BL3, BL4), 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 및 상기 세로 스토리지 라인들(STL21, STL22, STL23)을 모두 연결시킴으로써 상기 표시 패널(501) 전체에서 보면 이들에 의해서 상기 공통 전압을 인가할 수 있는 네트워크가 형성된다. 서로 다른 금속층들로 형성된 2개의 금속 패턴들을 1개의 콘택 전극으로 1개의 콘택부에서 연결시킴으로써 상기 제1 내지 제4 공통 전압 배선들(BL1, BL2, BL3, BL4), 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 및 상기 세로 스토리지 라인들(STL21, STL22, STL23)은 안정적으로 연결될 수 있다.
비록 상기 제1 내지 제4 공통 전압 배선들(BL1, BL2, BL3, BL4), 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 및 상기 세로 스토리지 라인들(STL21, STL22, STL23)이 연결되는 다수의 콘택부들 중에서, 어느 1개의 콘택부에서 쇼트가 나더라도 전체적으로 1개의 네트워크로 연결되어 있기 때문에 모든 화소들(Px1, Px2, Px3, Px4)이 안정적으로 상기 공통 전압을 인가받을 수 있다.
상기에서 설명한 바에 따르면, 상기 제1 내지 제4 공통 전압 배선들(BL1, BL2, BL3, BL4)과 연결된 상기 세로 스토리지 라인들(STL21, STL22, STL23)을 이용함으로써 상기 표시 패널(501) 전체에 있어서 상기 공통 전압을 인가하는 신호 배선의 전체 저항을 최소화시켜 립플(ripple) 현상을 감소시킬 수 있다. 이에 따라, 크로스 토크, 플리커 등에 의해 표시 품질이 저하되는 것을 방지할 수 있다.
특히, 상기 세로 스토리지 라인들(STL21, STL22, STL23)을 서로 인접한 데이터 라인들(DLk-1, DLk, DLk+1) 사이에 2개의 화소들(Px1, Px2, Px3, Px4)이 배치되는 구조에서 상기 화소들(Px1, Px2, Px3, Px4) 사이에 배치시킴으로써 상기 표시 영역(DA)의 개구율이 저하되는 것을 최소화시킬 수 있다.
또한, 상기 세로 스토리지 라인들(STL21, STL22, STL23)을 형성함으로써 상기 주변 영역(PA)에 상기 제1 내지 제4 공통 전압 배선들(BL1, BL2, BL3, BL4), 특히 제3 및 제4 공통 전압 배선들(BL3, BL5)이 차지하는 면적을 감소시키거나 생략할 수 있다. 이에 따라, 상기 주변 영역(PA)의 최적 면적을 최소화시킬 수 있어, 궁극적으로는 상기 주변 영역(PA)의 면적 대비 상기 표시 영역(DA)의 면적이 상대적으로 증가함으로써 동일한 사이즈의 표시 패널에서 유효한 표시 면적이 최대화될 수 있다.
도 6a 및 도 6b는 본 발명의 다른 실시예에 따른 표시 패널에서 공통 전압 배선, 가로 스토리지 라인 및 세로 스토리지 라인의 연결 관계를 설명하기 위한 평면도들이다.
도 6a 및 도 6b에서 세로 스토리지 라인들 중에서 제1 세로 스토리지 라인(STL21)이 배치된 표시 패널의 일측의 반대측에 배치된 마지막 세로 스토리지 라인을 도면 번호 STLa로 도시하여 설명한다. 또한, 도 6a 및 도 6b에서는, 공통 전압 배선들을 제외하고는 도 1, 도 2a 및 도 2b에서 설명한 표시 패널(501)과 실질적으로 동일하다. 따라서, 중복되는 구성 요소는 생략하고, 상이한 부분에 대해서만 도 6a 및 도 6b에 도시하였으며, 이하에서는 중복되는 설명은 생략하고, 도 6a나 도 6b는 도 1을 함께 참조하여 설명한다.
도 6a를 도 1과 함께 참조하면, 표시 패널(502)은 세로 스토리지 라인들(STL21, STL22, …, STLa), 가로 스토리지 라인들(STL11, STL12), 제1 공통 전압 배선(BL1), 제3 공통 전압 배선(BL3) 및 제4 공통 전압 배선(BL4)을 포함한다.
상기 제1 공통 전압 배선(BL1)은 상기 표시 패널(502)의 제1 방향(DN1)을 따라 연장되어 상기 세로 스토리지 라인들(STL21, STL22, …, STLa)의 일단부들과 연결된다. 상기 제1 공통 전압 배선(BL1)은 스토리지 연결 배선(SCL)을 통해서 데이터 구동부(200)와 연결될 수 있다. 상기 제1 공통 전압 배선(BL1)은 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)과 동일한 금속층으로 형성될 수 있다.
상기 제3 공통 전압 배선(BL3)은 상기 제1 공통 전압 배선(BL1)과 연결되어 상기 제1 세로 스토리지 라인(STL21)과 인접하게 배치된다. 상기 제3 공통 전압 배선(BL3)은 상기 표시 패널(502)의 제2 방향(DN2)을 따라 연장된다. 또한, 상기 제3 공통 전압 배선(BL3)은 상기 가로 스토리지 라인들(STL11, STL12)의 일단부들과 연결된다. 상기 제3 공통 전압 배선(BL3)은 데이터 라인들(DLk-1, DLk, DLk+1)과 동일한 금속층으로 형성될 수 있다.
상기 제4 공통 전압 배선(BL4)은 상기 제1 공통 전압 배선(BL1)과 연결되어 상기 마지막 세로 스토리지 라인(STLa)과 인접하게 배치된다. 상기 제4 공통 전압 배선(BL4)은 상기 제2 방향(DN2)을 따라 연장되어, 상기 가로 스토리지 라인들(STL11, STL12)의 타단부들과 연결된다. 상기 제4 공통 전압 배선(BL4)은 상기 제3 공통 전압 배선(BL3)과 동일한 금속층으로 형성될 수 있다.
상기에서 설명한 바에 따르면, 도 1에 도시된 제2 공통 전압 배선(BL2) 없이 상기 제1, 제3 및 제4 공통 전압 배선들(BL1, BL3, BL4)만으로 상기 세로 스토리지 라인들(STL21, STL22, …, STLa)로 공통 전압을 인가하고, 상기 세로 스토리지 라인들(STL21, STL22, …, STLa)과 연결되어 있는 상기 가로 스토리지 라인들(STL11, STL12)에 상기 공통 전압을 인가함으로써 상기 표시 패널(502) 전체에 있어서 상기 공통 전압을 인가하는 신호 배선의 전체 저항을 최소화시켜 립플(ripple) 현상을 감소시킬 수 있다. 이에 따라, 크로스 토크, 플리커 등에 의해 표시 품질이 저하되는 것을 방지할 수 있다.
도 6b를 도 1과 함께 참조하면, 표시 패널(503)은 제1 공통 전압 배선(BL1), 가로 스토리지 라인들(STL11, STL12) 및 세로 스토리지 라인들(STL21, STL22, …, STLa)를 포함한다. 상기 제1 공통 전압 배선(BL1)은 상기 표시 패널(502)의 제1 방향(DN1)을 따라 연장되어 상기 세로 스토리지 라인들(STL21, STL22, …, STLa)의 일단부들과 연결된다. 상기 제1 공통 전압 배선(BL1)은 스토리지 연결 배선(SCL)을 통해서 데이터 구동부(200)와 연결될 수 있다. 상기 제1 공통 전압 배선(BL1)은 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)과 동일한 금속층으로 형성될 수 있다.
상기에서 설명한 바에 따르면, 도 1에 도시된 제2 내지 제4 공통 전압 배선들(BL2, BL3, BL4) 없이 상기 제1 공통 전압 배선(BL1)만으로 상기 세로 스토리지 라인들(STL21, STL22, …, STLa)로 공통 전압을 인가하고, 상기 세로 스토리지 라인들(STL21, STL22, …, STLa)과 연결되어 있는 상기 가로 스토리지 라인들(STL11, STL12)에 상기 공통 전압을 인가함으로써 상기 표시 패널(502) 전체에 있어서 상기 공통 전압을 인가하는 신호 배선의 전체 저항을 최소화시켜 립플(ripple) 현상을 감소시킬 수 있다. 이에 따라, 크로스 토크, 플리커 등에 의해 표시 품질이 저하되는 것을 방지할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 표시 패널을 설명하기 위한 표시 패널의 평면도이고, 도 8은 도 7의 표시 영역의 화소 구조를 설명하기 위한 평면도이다.
도 7 및 도 8에 도시된 표시 패널(504)은 도 2a에 도시된 가로 스토리지 라인들(STL11, STL12, STL13, STL14)이 생략되고 차광 전극들(BE3, BE4)이 세로 스토리지 라인들(STL21, STL22, STL23)과 연결되는 것을 제외하고는 도 1 및 도 2a에 도시된 표시 패널(501)과 실질적으로 동일하다. 따라서, 중복되는 상세한 설명은 생략한다.
도 7 및 도 8을 참조하면, 표시 패널(504)은 제1 게이트 구동부(101) 및 제2 게이트 구동부(102)를 포함하는 표시 기판(301) 및 상기 표시 기판(301) 상에 배치된 데이터 구동부(200)를 포함한다.
상기 표시 기판(301)은 다수의 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2, 여기서 m은 2 이상의 자연수), 다수의 데이터 라인들(DLk-1, DLk, DLk+1, 여기서 k는 2이상의 자연수), 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa) 및 차광 전극들(BE3, BE4)을 포함한다. 상기 표시 기판(301)은 제1 및 제2 공통 전압 배선들(BL1, BL2)을 더 포함한다. 상기 제1 및 제2 공통 전압 배선들(BL1, BL2)이 상기 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa) 및 상기 차광 전극들(BE3, BE4)과 전기적으로 연결된다.
상기 표시 패널(502)의 제1 화소(Px1)는 제1 스위칭 소자(SW1) 및 상기 제1 스위칭 소자(SW1)와 제1 콘택부(CNT1)에서 연결된 제1 화소 전극(PE1)을 포함한다. 상기 제1 스위칭 소자(SW1)는 제m 게이트 라인(GLm) 및 제k-1 데이터 라인(DLk-1)과 연결된다. 상기 제1 화소(Px1)의 제1 방향(DN1)에 배치된 제2 화소(Px2)는 제2 스위칭 소자(SW2) 및 상기 제2 스위칭 소자(SW2)와 제2 콘택부(CNT2)에서 연결된 제2 화소 전극(PE2)을 포함한다. 상기 제2 스위칭 소자(SW2)는 상기 제m 게이트 라인(GLm) 및 제k 데이터 라인(DLk)과 연결된다.
상기 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa)은 상기 제1 방향(DN1)과 다른 제2 방향(DN2)으로 연장되고, 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)과 교차한다. 동시에, 상기 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa)은 상기 차광 전극들(BE3, BE4)과 콘택하여 연결된다. 상기 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa)은 서로 인접한 데이터 라인들(DLk-1, DLk, DLk+1) 사이에 각각 배치된다.
일례로, 제1 세로 스토리지 라인(STL21)은 상기 제k-1 데이터 라인(DLk-1)과 상기 제k 데이터 라인(DLk) 사이에 배치된다. 이에 따라, 상기 제1 화소(Px1)는 상기 제k-1 데이터 라인(DLk-1)과 상기 제1 세로 스토리지 라인(STL21) 사이에 배치된다. 동시에, 상기 제2 화소(Px2)는 상기 제k 데이터 라인(DLk)과 상기 제1 세로 스토리지 라인(STL21) 사이에 배치된다. 상기 제1 세로 스토리지 라인(STL21)의 상기 제1 방향(DN1)에 배치된 제2 세로 스토리지 라인(STL22)은 상기 제k 데이터 라인(DLk)과 상기 제k+1 데이터 라인(DLk+1) 사이에 배치된다.
제3 차광 전극(BE3)은 상기 제1 세로 스토리지 라인(STL21) 하부에 상기 제1 세로 스토리지 라인(STL21)과 중첩하여 배치된다. 이때, 상기 제1 세로 스토리지 라인(STL21)은 상기 제3 차광 전극(BE3)과 콘택한다. 상기 제1 세로 스토리지 라인(STL21)은 상기 제3 차광 전극(BE3)과 제1 콘택 전극(CE1)을 통해서 제3 콘택부(CNT3)에서 접촉함으로써 연결된다.
또한, 제4 차광 전극(BE4)은 상기 제2 세로 스토리지 라인(STL22) 하부에 상기 제2 세로 스토리지 라인(STL22)과 중첩하여 배치된다. 상기 제2 세로 스토리지 라인(STL22)은 상기 제4 차광 전극(BE4)과 콘택한다. 상기 제2 세로 스토리지 라인(STL22)은 상기 제4 차광 전극(BE4)과 제2 콘택 전극(CE2)을 통해서 제4 콘택부(CNT4)에서 접촉함으로써 연결된다.
도 7에서는, 상기 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa)의 양단부들 각각에 배치된 상기 제1 및 제2 공통 전압 배선들(BL1, BL2)을 통해서 상기 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa)
이하에서는, 도 9를 참조하여 상기 제3 및 제4 콘택부들(CNT3, CNT4)에서의 상기 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa)과 상기 제1 및 제2 콘택 전극들(CE3, CE4) 사이의 연결 관계를 구체적으로 설명한다. 도 9에서는 일례로 상기 제3 콘택부(CNT3)에서 상기 제1 세로 스토리지 라인(STL21)과 상기 제1 콘택 전극(CE1)의 연결에 대해서 대표적으로 설명한다.
도 9는 도 8의 B 부분을 확대한 확대 평면도이다.
도 9를 참조하면, 상기 제3 차광 전극(BE3)의 일단부와 상기 제1 세로 스토리지 라인(STL21)이 중첩하는 영역에서 상기 제3 콘택부(CNT3)가 정의된다. 상기 제3 콘택부(CNT3)는 도 3b의 게이트 절연층(320) 및 패시베이션층(340)에 의해 상기 제3 차광 전극(BE3) 및 상기 제1 세로 스토리지 라인(STL21)이 동시에 노출되는 부분일 수 있다. 상기 제3 차광 전극(BE3)은 상기 제1 세로 스토리지 라인(STL21)의 하부에서 아일랜드 형으로 형성되지만 상기 제3 콘택부(CNT3)에서 상기 제1 콘택 전극(CE1)에 의해서 상기 제1 세로 스토리지 라인(STL21)과 연결된다.
상기 제1 및 제2 공통 전압 배선들(BL1, BL2)과 연결된 상기 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa)을 상기 표시 영역(DA)에 형성함으로써 도 1 에 도시된 제3 및 제4 공통 전압 배선들(BL3, BL4)과 가로 스토리지 라인들(STL11, STL12)을 생략할 수 있다. 도면으로 도시하지 않았으나, 상기 표시 패널(504)이 상기 제3 및 제4 공통 전압 배선들(BL3, BL4)을 더 포함할 수 있다. 이때, 상기 제3 및 제4 공통 전압 배선들(BL3, BL4) 각각의 배선 너비는 상기 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa)을 포함하지 않는 경우에 비해서 감소시킬 수 있다. 따라서, 상기 제3 및 제4 공통 전압 배선들(BL3, BL4)이 상기 표시 패널(504)에서 차지하는 면적을 감소시킬 수 있다.
또한, 상기 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa)을 통해서 상기 표시 패널(504) 전체에 있어서 상기 공통 전압을 인가하는 신호 배선의 전체 저항을 최소화시켜 립플(ripple) 현상을 감소시킬 수 있다. 이에 따라, 크로스 토크, 플리커 등에 의해 표시 품질이 저하되는 것을 방지할 수 있다.
또한, 기존에 상기 제1 방향(DN1)으로 상기 공통 전압을 인가하던 방식과 달리, 상기 표시 영역(DA) 중에서도 차광 영역으로서 영상을 표시하는 부분이 아닌 영역에 상기 세로 스토리지 라인들(STL21, STL22, STL23, …, STLa)을 형성함으로써 상기 표시 패널(502)의 개구율을 최대화시킬 수 있다.
도 10a 및 도 10b는 본 발명의 또 다른 실시예에 따른 표시 패널에서 공통 전압 배선 및 세로 스토리지 라인의 연결 관계를 설명하기 위한 평면도들이다.
도 10a 및 도 11b에서 세로 스토리지 라인들 중에서 제1 세로 스토리지 라인(STL21)이 배치된 표시 패널의 일측의 반대측에 배치된 마지막 세로 스토리지 라인을 도면 번호 STLa로 도시하여 설명한다. 또한, 도 10a 및 도 10b에서는, 공통 전압 배선들을 제외하고는 도 7 및 도 8에서 설명한 표시 패널(501)과 실질적으로 동일하다. 따라서, 중복되는 구성 요소는 생략하고 상이한 구성 요소만 도시하였으며, 이하에서는 중복되는 설명은 생략하고, 도 10a나 도 10b는 도 7 및 도 8을 함께 참조하여 설명한다.
도 10a를 도 7과 함께 참조하면, 표시 패널(505)은 세로 스토리지 라인들(STL21, STL22, …, STLa), 제1 공통 전압 배선(BL1), 제3 공통 전압 배선(BL3) 및 제4 공통 전압 배선(BL4)을 포함한다.
상기 제1 공통 전압 배선(BL1)은 상기 표시 패널(502)의 제1 방향(DN1)을 따라 연장되어 상기 세로 스토리지 라인들(STL21, STL22, …, STLa)의 일단부들과 연결된다. 상기 제1 공통 전압 배선(BL1)은 스토리지 연결 배선(SCL)을 통해서 데이터 구동부(200)와 연결될 수 있다. 상기 제1 공통 전압 배선(BL1)은 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)과 동일한 금속층으로 형성될 수 있다.
상기 제3 공통 전압 배선(BL3)은 상기 제1 공통 전압 배선(BL1)과 연결되어 상기 제1 세로 스토리지 라인(STL21)과 인접하게 배치된다. 상기 제3 공통 전압 배선(BL3)은 상기 표시 패널(502)의 제2 방향(DN2)을 따라 연장된다. 상기 제3 공통 전압 배선(BL3)은 데이터 라인들(DLk-1, DLk, DLk+1)과 동일한 금속층으로 형성될 수 있다.
상기 제4 공통 전압 배선(BL4)은 상기 제1 공통 전압 배선(BL1)과 연결되어 상기 마지막 세로 스토리지 라인(STLa)과 인접하게 배치된다. 상기 제4 공통 전압 배선(BL4)은 상기 제2 방향(DN2)을 따라 연장된다. 상기 제4 공통 전압 배선(BL4)은 상기 제3 공통 전압 배선(BL3)과 동일한 금속층으로 형성될 수 있다.
상기에서 설명한 바에 따르면, 상기 제1, 제3 및 제4 공통 전압 배선들(BL1, BL3, BL4)만으로 상기 세로 스토리지 라인들(STL21, STL22, …, STLa)로 공통 전압을 인가함으로써 상기 표시 패널(502) 전체에 있어서 상기 공통 전압을 인가하는 신호 배선의 전체 저항을 최소화시켜 립플(ripple) 현상을 감소시킬 수 있다. 이에 따라, 크로스 토크, 플리커 등에 의해 표시 품질이 저하되는 것을 방지할 수 있다.
도 10b를 도 7과 함께 참조하면, 표시 패널(506)은 제1 공통 전압 배선(BL1) 및 세로 스토리지 라인들(STL21, STL22, …, STLa)를 포함한다. 상기 제1 공통 전압 배선(BL1)은 상기 표시 패널(502)의 제1 방향(DN1)을 따라 연장되어 상기 세로 스토리지 라인들(STL21, STL22, …, STLa)의 일단부들과 연결된다. 상기 제1 공통 전압 배선(BL1)은 스토리지 연결 배선(SCL)을 통해서 데이터 구동부(200)와 연결될 수 있다. 상기 제1 공통 전압 배선(BL1)은 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)과 동일한 금속층으로 형성될 수 있다. 상기에서 설명한 바에 따르면, 도 7에 도시된 제2 공통 전압 배선들(BL2) 없이 상기 제1 공통 전압 배선(BL1)만으로 상기 세로 스토리지 라인들(STL21, STL22, …, STLa)로 공통 전압을 인가함으로써 상기 표시 패널(506) 전체에 있어서 상기 공통 전압을 인가하는 신호 배선의 전체 저항을 최소화시킬 수 있다.
도 11은 본 발명의 또 다른 실시예에 따른 표시 패널에서 표시 영역의 화소 구조를 설명하기 위한 평면도이다.
도 11에 도시된 표시 패널(507)은 가로 스토리지 라인들(STL31a, STL31b, STL32a, STL32b) 및 중첩 전극들(OE1, OE2)을 더 포함하는 것을 제외하고는 도 8에서 설명한 표시 패널(504)과 실질적으로 동일하다. 따라서, 중복되는 상세한 설명은 생략한다.
도 11을 참조하면, 표시 패널(507)의 가로 스토리지 라인들(STL31a, STL31b, STL32a, STL32b)은 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2, 여기서 m은 2 이상의 자연수)을 따라 제1 방향(DN1)으로 연장되고, 상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)의 제2 방향(DN2)으로 양측 단부들과 인접하게 배치된다. 제m 게이트 라인(GLm)과 인접한 제1 가로 스토리지 라인(STL31a, STL31b)은 상기 제1 방향(DN1)으로 서로 인접하게 배치된 제1 스토리지 패턴(STL31a) 및 제2 스토리지 패턴(STL31b)을 포함한다. 또한, 제m+1 게이트 라인(GLm+1)과 인접한 가로 스토리지 라인(STL32a, STL32b)은 상기 제1 방향(DN1)으로 서로 인접하게 배치된 제3 스토리지 패턴(STL32a) 및 제4 가로 스토리지 패턴(STL32b)을 포함한다.
상기 제1 및 제3 스토리지 패턴들(STL31a, STL32a)은 제k 데이터 라인(DLk)과 교차한다. 또한, 상기 제1 및 제3 스토리지 패턴들(STL31a, STL32a)은 서로 인접한 제3 차광 전극(BE3) 및 제4 차광 전극(BE4) 사이에 배치된다. 즉, 상기 제1 및 제3 스토리지 패턴들(STL31a, STL32a)은 상기 제3 및 제4 차광 전극들(BE3, BE4) 및 세로 스토리지 라인들(STL21, STL22, STL23)과 물리적 및 전기적으로 분리될 수 있다. 또한, 상기 제2 및 제4 스토리지 패턴들(STL31b, STL32b)는 제k+1 데이터 라인(DLk+1)과 교차한다. 상기 제1 및 제2 스토리지 패턴들(STL31a, STL31b) 사이에 상기 제4 차광 전극(BE4)이 배치되고, 상기 제3 및 제4 스토리지 패턴들(STL32a, 32b) 사이에 상기 제4 차광 전극(BE4)이 배치된다.
상기 중첩 전극들(OE1, OE2) 중에서, 제1 중첩 전극(OE1)이 상기 제2 방향(DN2)으로 연장되어 상기 제k 데이터 라인(DLk)과 중첩되고, 상기 제1 및 제3 스토리지 패턴들(STL31a, STL32a)을 연결시킨다. 이에 따라, 상기 제1 중첩 전극(OE1), 상기 제1 및 제3 스토리지 패턴들(STL31a, STL32a)이 하나의 플로팅 전극이 될 수 있다. 또한, 상기 제1 중첩 전극(OE2)의 상기 제1 방향(DN1)에 배치된 제2 중첩 전극(OE2)이 상기 제2 방향(DN2)으로 연장되어 상기 제k+1 데이터 라인(DLk+1)과 중첩되고, 상기 제2 및 제4 스토리지 패턴들(STL31b, STL32b)을 연결시킨다. 상기 제2 중첩 전극(OE2), 상기 제2 및 제4 스토리지 패턴들(STL31b, STL32b)이 또 다른 하나의 플로팅 전극이 될 수 있다.
이에 따라, 상기 제1 및 제2 중첩 전극들(OE1, OE2)도 상기 제3 및 제4 차광 전극들(BE3, BE4) 및 상기 세로 스토리지 라인들(STL21, STL22, STL23)과 물리적 및 전기적으로 분리될 수 있다.도 12는 본 발명의 또 다른 실시예에 따른 표시 패널을 설명하기 위한 표시 영역의 평면도이고, 도 13은 도 12의 VI-VI' 라인을 따라 절단한 단면도이다.
도 12를 참조하면, 표시 패널(503)은 다수의 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2, 여기서 m은 2 이상의 자연수), 다수의 데이터 라인들(DLk-1, DLk, DLk+1, 여기서 k는 2이상의 자연수), 가로 스토리지 라인들(STL11, STL12, STL13) 및 세로 스토리지 라인들(STL21, STL22, STL23)을 포함하는 표시 기판(303)을 포함한다.
상기 게이트 라인들(GLm-1, GLm, GLm+1, GLm+2)은 제1 방향(DN1)으로 연장되고, 상기 데이터 라인들(DLk-1, DLk, DLk+1)은 전체적으로 상기 제1 방향(DN1)과 다른 제2 방향(DN2)을 따라 연장된다. 상기 제2 방향(DN2)은 상기 제1 방향(DN1)과 수직한 방향일 수 있다. 구체적으로, 상기 데이터 라인들(DLk-1, DLk, DLk+1) 각각은 상기 제1 및 제2 방향들(DN1, DN2) 사이의 제3 방향(DN3)으로 연장되는 제1 연장부와 상기 제1 연장부와 연결되어 상기 제3 방향(DN3)과 다른 상기 제1 및 제2 방향들(DN1, DN2) 사이의 제4 방향(DN4)으로 연장된 제2 연장부를 포함한다. 상기 제1 연장부는 상기 제1 방향(DN1)을 기준으로 소정 각도(θ) 기울어진다. 상기 각도(θ)는 약 75ㅀ일 수 있다. 상기 제2 연장부는 상기 제3 방향(DN3)과 약 150ㅀ로 기울어질 수 있다. 즉, 상기 제1 연장부를 상기 제1 방향(DN1)을 기준으로 약 +75ㅀ 기울어진 것으로 볼 때, 상기 제1 연장부는 상기 제1 방향(DN1)을 기준으로 약 -75ㅀ 기울어진다. 상기 제1 및 제2 연장부들은 실제 연장 방향은 상기 제2 방향(DN2)과 동일하지 않지만, 상기 제1 및 제2 연장부들이 반복되어 실질적으로는 상기 제2 방향(DN2)을 향하여 연장하는 것으로 볼 수 있다.
상기 표시 패널(503)의 제1 화소는 제1 스위칭 소자(SW5) 및 제1 화소 전극(PE5)을 포함한다. 상기 제1 화소 전극(PE5)은 상기 제1 화소에 해당하는 화소 전압을 인가하는 제1 서브 전극(KE1) 및 상기 제1 서브 전극(KE1)과 중첩된 제2 서브 전극(KE2)을 포함한다. 상기 제1 서브 전극(KE1)은 상기 제1 화소에 전체적으로 형성되고 상기 제2 서브 전극(KE2)은 다수의 슬릿 전극들을 포함한다. 상기 제1 서브 전극(KE1)과 상기 제2 서브 전극(KE2) 사이의 수평 전계에 의해서 표시 소자, 예를 들어 액정을 제어함으로써 상기 표시 패널(503)이 영상을 표시할 수 있다.
상기 제1 스위칭 소자(SW5)는 제m 게이트 라인(GLm), 제k-1 데이터 라인(DLk-1) 및 상기 제1 화소 전극(PE5)과 연결된다. 구체적으로, 상기 제1 스위칭 소자(SW5)는 상기 제m 게이트 라인(GLm)과 연결된 제1 게이트 전극(GE5), 상기 제k-1 데이터 라인(DLk-1)과 연결된 제1 소스 전극(SE5) 및 상기 제1 소스 전극(SE5)과 이격된 제1 드레인 전극(DE5)을 포함한다. 상기 제1 드레인 전극(DE5)이 상기 제1 서브 전극(KE1)과 접촉함으로써 상기 제1 스위칭 소자(SW5)가 상기 제1 화소 전극(PE5)이 전기적으로 연결된다.
상기 제1 화소의 상기 제1 방향(DN1)에 제2 화소가 배치되고, 상기 제2 화소는 제2 스위칭 소자(SW6) 및 제2 화소 전극(PE6)을 포함한다. 상기 제2 스위칭 소자(SW6)는 상기 제m 게이트 라인(GLm) 및 제k 데이터 라인(DLk)과 연결된다. 상기 제2 스위칭 소자(SW6)와 상기 제2 화소 전극(PE6) 사이의 관계는, 상기 제1 스위칭 소자(SW5) 및 상기 제1 화소 전극(PE5) 사이의 관계와 실질적으로 동일하므로 중복되는 상세한 설명은 생략한다.
상기 제2 화소의 상기 제1 방향(DN1)에 배치된 제3 화소는 제m+1 게이트 라인(GLm+1) 및 상기 제k 데이터 라인(DLk)과 연결된 제3 스위칭 소자(SW7)를 포함한다. 상기 제3 화소의 상기 제1 방향(DN1)에 배치된 제4 화소는 상기 제m 게이트 라인(GLm)과 제k+1 데이터 라인(DLk+1)과 연결된 제4 스위칭 소자(SW8)를 포함한다.
상기 제2 화소의 상기 제2 화소 전극(PE6)과 상기 제3 및 제4 화소들에 형성된 화소 전극들 각각은 상기 제1 화소 전극(PE1)과 실질적으로 동일하게 화소 전압을 인가하는 제1 서브 전극 및 상기 제1 서브 전극과 중첩되면서 상기 공통 전압을 인가하는 제2 서브 전극을 포함할 수 있다. 상기 제1 화소 전극(PE5)의 상기 제2 서브 전극(KE2)은 상기 제2 내지 제4 화소 전극들 각각의 제2 서브 전극들과 하나로 연결될 수 있다.
상기 가로 스토리지 라인들(STL11, STL12, STL13)은 상기 제1 방향(DN1)으로 연장되고, 서로 인접한 2개의 게이트 라인들(GLm-1, GLm, GLm+1) 사이에는 2개의 가로 스토리지 라인들(STL11, STL12, STL13)이 배치된다. 예를 들어, 서로 인접한 상기 제m-1 및 제m 게이트 라인들(GLm-1, GLm) 사이에 제1 가로 스토리지 라인(STL11) 및 제2 가로 스토리지 라인(STL12)이 배치될 수 있다. 상기 가로 스토리지 라인들(STL11, STL12, STL13)은 상기 게이트 라인들(GLm-1, GLm, GLm+1)과 동일한 게이트 금속층으로 형성된다. 상기 데이터 라인들(DLk-1, DLk, DLk+1)이 상기 게이트 라인들(GLm-1, GLm, GLm+1) 및 상기 가로 스토리지 라인들(STL11, STL12, STL13)과 교차하고, 게이트 절연층(320)에 의해서 절연될 수 있다.
상기 세로 스토리지 라인들(STL21, STL22, STL23)은 상기 제2 방향(DN2)으로 연장된다. 상기 세로 스토리지 라인들(STL21, STL22, STL23)은 상기 데이터 라인들(DLk-1, DLk, DLk+1)과 실질적으로 동일한 형상으로 상기 제3 방향(DN3)으로 연장된 제1 연장부 및 상기 제4 연장 방향(DN4)으로 연장된 제2 연장부를 포함할 수 있다. 상기 세로 스토리지 라인들(STL21, STL22, STL23)은 상기 게이트 라인들(GLm-1, GLm, GLm+1)과 교차하고, 상기 가로 스토리지 라인들(STL11, STL12, STL13)과는 부분적으로 접촉한다.
도 14은 도 13에 도시된 세로 스토리지 라인의 연결 관계를 설명하기 위한 평면도이고, 도 15는 도 14의 VII-VII' 라인을 따라 절단한 단면도이다.
도 14 및 도 15를 참조하면, 상기 제1 세로 스토리지 라인(STL21)은 상기 제2 가로 스토리지 라인(STL12)과 제10 콘택부(CNT10)에서 제8 콘택 전극(CE8)을 통해서 서로 연결될 수 있다. 상기 제8 콘택 전극(CE8)은 상기 제1 화소 전극(PE5)의 상기 제2 서브 전극(KE2)과 상기 제2 화소 전극(PE6)의 상기 제2 서브 전극을 연결하는 전극으로서, 상기 제1 화소 전극(PE5)의 상기 제2 서브 전극(KE2)과 동일한 전극층으로 형성된다. 상기 제10 콘택부(CNT10)는 상기 게이트 절연층(320) 및 패시베이션층(340)에 의해서 노출되는 상기 제1 세로 스토리지 라인(STL21)과 상기 제2 가로 스토리지 라인(STL12)의 일부 영역이다.
상기 제10 콘택부(CNT10)에서 상기 제1 세로 스토리지 라인(STL21)과 상기 제2 가로 스토리지 라인(STL12)이 서로 연결되는 동시에, 상기 제1 세로 스토리지 라인(STL21)과 상기 제2 가로 스토리지 라인(STL12)이 상기 화소 전극들(PE5, PE6, PE7, PE8)의 상기 제2 서브 전극들과 연결될 수 있다.
상기 제1 및 제2 화소 전극들(PE5, PE6)과, 이들의 상기 제2 방향(DN2)에 배치된 화소 전극들(PE7, PE8)은 브릿지 전극(BRE)을 통해서 서로 연결된다. 상기 브릿지 전극(BRE)은 상기 제1 세로 스토리지 라인(STL21)과 중첩될 수 있다. 상기 브릿지 전극(BRE)의 양단부에 상기 제8 콘택 전극(CE8) 및 상기 제1 및 제2 화소 전극들(PE5, PE6)의 상기 제2 방향(DN2)에 배치된 화소 전극들(PE7, PE8)을 연결하는 제9 콘택 전극(CE9)이 배치되고, 상기 제8 및 제9 콘택 전극들(CE8, CE9)이 상기 브릿 전극(BRE)과 연결된다.
상기에서 설명한 바에 따르면, 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 및 상기 세로 스토리지 라인들(STL21, STL22, STL23)을 연결시킴으로써 상기 표시 패널(503) 전체에서 보면 이들에 의해서 상기 공통 전압을 인가할 수 있는 네트워크가 형성된다. 비록 상기 가로 스토리지 라인들(STL11, STL12, STL13, STL14) 및 상기 세로 스토리지 라인들(STL21, STL22, STL23)이 연결되는 다수의 콘택부들 중에서, 어느 1개의 콘택부에서 쇼트가 나더라도 전체적으로 1개의 네트워크로 연결되어 있기 때문에 모든 화소들이 안정적으로 상기 공통 전압을 인가받을 수 있다.
또한, 상기 세로 스토리지 라인들(STL21, STL22, STL23)을 이용함으로써 상기 표시 패널(503) 전체에 있어서 상기 공통 전압을 인가하는 신호 배선의 전체 저항을 최소화시켜 립플(ripple) 현상을 감소시킬 수 있다. 이에 따라, 크로스 토크, 플리커 등에 의해 표시 품질이 저하되는 것을 방지할 수 있다. 특히, 상기 세로 스토리지 라인들(STL21, STL22, STL23)을 서로 인접한 데이터 라인들(DLk-1, DLk, DLk+1) 사이에 2개의 화소들이 배치되는 구조에서 상기 화소들 사이에 배치시킴으로써 상기 표시 패널(503)의 개구율이 저하되는 것을 최소화시킬 수 있다.
이상에서 상세하게 설명한 바에 의하면, 공통 전압을 데이터 라인의 연장 방향과 실질적으로 동일한 방향으로 연장되어 표시 영역에 화소들 사이에 배치된 다수의 세로 스토리지 라인들을 통해서 상기 화소들 각각에 전달할 수 있다. 이에 따라, 상기 표시 기판 전체에 있어서 상기 공통 전압을 인가하는 신호 배선의 저항을 최소화시킬 수 있어 립플(ripple) 현상을 감소시킬 수 있다. 이에 따라, 크로스 토크, 플리커 등에 의해 표시 품질이 저하되는 것을 방지할 수 있다. 특히, 상기 세로 스토리지 라인들을 서로 인접한 데이터 라인들 사이에 2개의 화소들이 배치되는 구조에서 상기 화소들 사이에 배치시킴으로써 상기 표시 영역의 개구율이 저하되는 것을 최소화시킬 수 있다.
또한, 상기 세로 스토리지 라인들을 형성함으로써 상기 표시 영역의 주변 영역에 상기 세로 스토리지 라인들 각각에 상기 공통 전압을 인가하는 공통 전압 배선이 차지하는 면적을 감소시키거나 생략할 수 있다. 이에 따라, 상기 주변 영역의 최적 면적을 최소화시킬 수 있어, 궁극적으로는 상기 주변 영역의 면적 대비 상기 표시 영역의 면적이 상대적으로 증가함으로써 동일한 사이즈의 표시 패널에서 유효한 표시 면적이 최대화될 수 있다.
이상 실시예를 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
501, 502: 표시 패널 101, 102: 제1, 제2 게이트 구동부
200: 데이터 구동부 300: 표시 기판
DA: 표시 영역 PA: 주변 영역
STL11, STL12, STL13, STL14: 제1, 제2, 제3, 제4 가로 스토리지 라인
STL21, STL22, STL23: 제1, 제2, 제3 세로 스토리지 라인
BL1, BL2, BL3, BL4: 제1, 제2, 제3, 제4 공통 전압 배선
SCL: 스토리지 연결 배선 DCL: 데이터 연결 배선
GLm-1, GLm, GLm+1: 게이트 라인들 DLk-1, DLk, DLk+1: 데이터 라인들
SW1, SW2, SW3, SW4: 제1, 제2, 제3, 제4 스위칭 소자
BE1, BE2, BE3, BE4: 제1, 제2, 제3, 제4 차광 전극
GLa: 마지막 게이트 라인 STLx: 마지막 가로 스토리지 라인
DP1, DP2, DP3, DP4: 제1, 제2, 제3, 제4 더미 패턴
TE: 스토리지 전극 STLa:마지막 세로 스토리지 라인
CE1, CE2, …, CE6: 제1, 제2, …, 제6 콘택 전극
KE1, KE2: 제1, 제2 서브 전극 PE5, PE6: 제1, 제2 화소 전극
BRE: 브릿지 전극

Claims (20)

  1. 베이스 기판의 일 방향으로 연장된 게이트 라인;
    상기 게이트 라인과 교차하는 제1 데이터 라인;
    상기 게이트 라인의 연장 방향을 따라 연장되고, 상기 제1 데이터 라인과 교차하는 가로 스토리지 라인;
    상기 제1 데이터 라인의 연장 방향을 따라 연장되고, 상기 가로 스토리지 라인과 교차하며, 상기 가로 스토리지 라인을 부분적으로 노출시키는 콘택부를 통해서 상기 가로 스토리지 라인과 교차하는 일부분이 노출되는 세로 스토리지 라인; 및
    상기 콘택부를 커버하여 상기 가로 스토리지 라인 및 상기 세로 스토리지 라인 각각과 콘택하는 콘택 전극을 포함하고,
    상기 가로 스토리지 라인과 상기 세로 스토리지 라인은 서로 다른 층에 위치하고, 상기 콘택 전극은 하나의 콘택부를 통해 상기 가로 스토리지 라인과 상기 세로 스토리지 라인을 동시에 콘택하는 것을 특징으로 하는 표시 기판.
  2. 제1항에 있어서, 상기 콘택부에서 상기 세로 스토리지 라인의 측벽면이 노출되고, 상기 콘택 전극은 상기 세로 및 상기 가로 스토리지 라인들의 표면과 상기 측벽과 접촉하는 것을 특징으로 하는 표시 기판.
  3. 제1항에 있어서, 상기 가로 스토리지 라인과 상기 세로 스토리지 라인을 절연시키고, 상기 가로 스토리지 라인의 표면을 노출시키는 제1 절연층; 및
    상기 제1 절연층 상에 형성된 상기 세로 스토리지 라인을 부분적으로 커버하고, 상기 제1 절연층에 의해 노출된 상기 가로 스토리지 라인과, 상기 세로 스토리지 라인의 표면 및 측벽면을 노출시키는 제2 절연층을 포함하고,
    상기 콘택부는 상기 제1 및 제2 절연층들에 형성된 것을 특징으로 하는 표시 기판.
  4. 제1항에 있어서, 상기 제1 데이터 라인과 인접하게 배치된 제2 데이터 라인;
    상기 제1 및 제2 데이터 라인들 사이에 배치되고 상기 제1 데이터 라인과 연결된 제1 화소 전극; 및
    상기 제1 및 제2 데이터 라인들 사이에서 상기 제1 화소 전극과 인접하게 배치되고 상기 제2 데이터 라인과 연결된 제2 화소 전극을 더 포함하고,
    상기 세로 스토리지 라인은 상기 제1 및 제2 데이터 라인들 사이에 배치된 것을 특징으로 하는 표시 기판.
  5. 제1항에 있어서, 상기 게이트 라인 및 상기 제1 데이터 라인이 배치된 표시 영역의 주변 영역에 배치되고, 상기 가로 스토리지 라인의 연장 방향을 따라 연장되며, 상기 세로 스토리지 라인의 일단부와 연결된 제1 공통 전압 배선을 더 포함하는 것을 특징으로 하는 표시 기판.
  6. 제5항에 있어서, 상기 제1 공통 전압 배선은
    상기 제1 데이터 라인에 데이터 구동 신호를 전달하는 데이터 구동부와 상기 표시 영역 사이의 상기 주변 영역에 배치된 것을 특징으로 하는 표시 기판.
  7. 제5항에 있어서, 상기 세로 스토리지 라인의 타단부와 연결되고, 상기 제1 공통 전압 배선과 마주하여 배치되는 제2 공통 전압 배선을 더 포함하는 것을 특징으로 하는 표시 기판.
  8. 제5항에 있어서, 상기 제1 데이터 라인 및 상기 게이트 라인이 형성된 표시 영역의 주변 영역에서 상기 제1 공통 전압 배선과 연결되고, 상기 세로 스토리지 라인의 연장 방향을 따라 연장되며, 상기 가로 스토리지 라인의 일단부와 연결된 제3 공통 전압 배선; 및
    상기 제1 공통 전압 배선과 연결되고, 상기 세로 스토리지 라인의 연장 방향을 따라 연장되며, 상기 가로 스토리지 라인의 타단부와 연결되어 상기 제3 공통 전압 배선과 마주하는 제4 공통 전압 배선을 더 포함하는 것을 특징으로 하는 표시 기판.
  9. 제8항에 있어서, 상기 제3 공통 전압 배선은
    상기 게이트 라인에 게이트 구동 신호를 전달하는 게이트 구동부와 상기 표시 영역 사이의 상기 주변 영역에 배치된 것을 특징으로 하는 표시 기판.
  10. 제9항에 있어서, 상기 제1 공통 전압 배선은 상기 게이트 라인 및 상기 가로 스토리지 라인과 동일한 금속층을 포함하고,
    상기 제3 및 제4 공통 전압 배선들은 상기 제1 데이터 라인 및 상기 세로 스토리지 라인과 동일한 금속층을 포함하며,
    상기 제3 및 제4 공통 전압 배선들 각각은 상기 제1 공통 전압 배선과 교차하는 부분에서 상기 제1 공통 전압 배선과 콘택하는 것을 특징으로 하는 표시 기판.
  11. 제1항에 있어서, 상기 게이트 라인 및 상기 제1 데이터 라인과 연결된 화소 전극을 더 포함하고, 상기 화소 전극은
    제1 서브 전극; 및
    상기 제1 서브 전극 상에 형성되어 상기 제1 서브 전극과 중첩되고, 다수의 슬릿 전극들을 포함하는 제2 서브 전극을 포함하는 것을 특징으로 하는 표시 기판.
  12. 베이스 기판의 표시 영역에 형성된 게이트 라인;
    상기 표시 영역에서 상기 게이트 라인과 교차하고 서로 이격된 제1 데이터 라인 및 제2 데이터 라인;
    상기 제1 및 제2 데이터 라인들 사이에 배치되고, 상기 게이트 라인과 교차하는 세로 스토리지 라인;
    상기 게이트 라인의 연장 방향을 따라 연장되고, 상기 세로 스토리지 라인의 일단부와 연결되어 상기 표시 영역의 주변 영역에 형성된 제1 공통 전압 배선;
    상기 제1 데이터 라인과 연결되고 상기 제1 및 제2 데이터 라인들 사이에 배치된 제1 화소 전극;
    상기 제2 데이터 라인과 연결되고, 상기 제1 및 제2 데이터 라인들 사이에 상기 제1 화소 전극과 인접하게 배치된 제2 화소 전극;
    상기 세로 스토리지 라인의 연장 방향을 따라 연장되어 상기 세로 스토리지 라인과 중첩되고 상기 세로 스토리지 라인을 부분적으로 노출시키는 콘택부를 통해서 상기 세로 스토리지 라인과 교차하는 일부분이 노출되며 상기 제1 및 제2 화소 전극들의 이격 영역에 배치된 차광 전극; 및
    상기 콘택부를 커버하여 상기 세로 스토리지 라인 및 상기 차광 전극 각각과 콘택하는 콘택 전극을 포함하는 것을 특징으로 하는 표시 기판.
  13. 삭제
  14. 삭제
  15. 제12항에 있어서, 상기 제1 및 제2 데이터 라인들과 연결되어 데이터 구동 신호를 전달하는 데이터 구동부를 더 포함하고,
    상기 제1 공통 전압 배선은 상기 데이터 구동부와 상기 표시 영역 사이의 상기 주변 영역에 배치된 것을 특징으로 하는 표시 기판.
  16. 제12항에 있어서, 상기 세로 스토리지 라인의 타단부와 연결되고, 상기 제1 공통 전압 배선과 마주하여 배치되는 제2 공통 전압 배선을 더 포함하는 것을 특징으로 하는 표시 기판.
  17. 제12항에 있어서, 상기 표시 영역에 형성되고 상기 세로 스토리지 라인과 교차하며 상기 세로 스토리지 라인과 교차하는 부분에서 콘택하는 가로 스토리지 라인;
    상기 주변 영역에서 상기 제1 공통 전압 배선과 연결되고, 상기 세로 스토리지 라인의 연장 방향을 따라 연장되며, 상기 가로 스토리지 라인의 일단부와 연결된 제3 공통 전압 배선; 및
    상기 제1 공통 전압 배선과 연결되고, 상기 세로 스토리지 라인의 연장 방향을 따라 연장되며, 상기 가로 스토리지 라인의 타단부와 연결되어 상기 제3 공통 전압 배선과 마주하는 제4 공통 전압 배선을 더 포함하는 것을 특징으로 하는 표시 기판.
  18. 제12항에 있어서, 상기 표시 영역에 형성되어 상기 제1 및 제2 데이터 라인들과 교차하고 상기 세로 스토리지 라인과 플로팅된 가로 스토리지 라인을 더 포함하는 것을 특징으로 하는 표시 기판.
  19. 베이스 기판의 표시 영역에 형성된 게이트 라인;
    상기 표시 영역에서 상기 게이트 라인과 교차하고 서로 이격된 제1 데이터 라인 및 제2 데이터 라인;
    상기 제1 및 제2 데이터 라인들 사이에 배치되고, 상기 게이트 라인과 교차하는 세로 스토리지 라인;
    상기 제1 및 제2 데이터 라인들과 교차하고 상기 세로 스토리지 라인과 플로팅된 가로 스토리지 라인;
    상기 세로 스토리지 라인의 연장 방향을 따라 연장되어 상기 세로 스토리지 라인과 중첩되고 상기 세로 스토리지 라인을 부분적으로 노출시키는 콘택부를 통해서 상기 세로 스토리지 라인과 교차하는 일부분이 노출된 차광 전극; 및
    상기 콘택부를 커버하여 상기 세로 스토리지 라인 및 상기 차광 전극 각각과 콘택하는 콘택 전극을 포함하는 것을 특징으로 하는 표시 기판.
  20. 삭제
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