JP2020532755A - アレイ基板、ディスプレイパネル、ディスプレイデバイス - Google Patents

アレイ基板、ディスプレイパネル、ディスプレイデバイス Download PDF

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Abstract

クロストークおよび残像を改善し、表示品質を改善するためのアレイ基板、ディスプレイパネル、およびディスプレイデバイスが開示される。アレイ基板は、ベース基板、ベース基板上の複数のゲート線、ベース基板上の複数の第１の共通電極線、複数の第２の共通電極線、および複数の第３の共通電極線を含む。第１の共通電極線は、ゲート線と平行するように配置され、第１の共通電極線は、２つの隣接するゲート線の間に位置する。第２の共通電極線は、第１の共通電極線から絶縁されて、かつ前記第１の共通電極線と交差するように配置され、そして第２の共通電極線は、第１の共通電極線に電気接続される。第３の共通電極線は、第１の共通電極線から絶縁されて、かつ前記第１の共通電極線と交差するように配置され、そして第３の共通電極線は、第１の共通電極線に電気接続される。第２の共通電極線が受信する電圧信号は、第３の共通電極線が受信する電圧信号の電圧値とは異なる。

Description

本願は、２０１７年９月５日に中国特許局に提出し、出願番号が２００９１０７９０７０５.１であり、発明名称が「アレイ基板、ディスプレイパネル、ディスプレイデバイス」との中国特許出願を基礎とする優先権を主張し、その開示の総てをここに取り込む。
本発明は、ディスプレイ技術の分野に関し、特に、アレイ基板、ディスプレイパネル、およびディスプレイデバイスに関する。
液晶ディスプレイ技術は、テレビ、携帯電話、公共情報ディスプレイで広く使用され、現在最も広く使用されているディスプレイ技術である。液晶ディスプレイの画質は、上記製品の成功にとって重要な条件で、液晶ディスプレイデバイスは一般的に使用されるフラットパネルディスプレイであり、薄膜トランジスタ液晶ディスプレイ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ，ＴＦＴ−ＬＣＤ）は液晶ディスプレイデバイスの主流製品であり、液晶ディスプレイパネルには、小型、低消費電力、無放射、高解像度という利点がある。
アレイ基板は、液晶ディスプレイデバイスの重要な構成要素であり、従来の技術では、通常、アレイ基板に共通電極線が配置され、共通電極線は液晶ディスプレイに必要な共通電圧を提供することができる。しかしながら、共通電極線の設計は、ディスプレイパネルのクロストークおよび残像を引き起こしやすく、その結果、ディスプレイパネルの表示品質が低下する。
上記に鑑みて、本発明の実施形態は、アレイ基板、ディスプレイパネル、およびディスプレイデバイスを提供する。具体的な技術案は次のとおりである。
本発明の実施形態に係るアレイ基板は、ベース基板と、前記ベース基板上の複数のゲート線とを含み、前記ベース基板上の複数の第１の共通電極線、複数の第２の共通電極線および複数の第３共通電極線をさらに含み、
前記第１の共通電極線は、前記ゲート線と平行するように配置され、前記第１の共通電極線は、２つの隣接するゲート線の間に位置し、
前記第２の共通電極線は、前記第１の共通電極線から絶縁されて、かつ前記第１の共通電極線と交差するように配置され、前記第２の共通電極線は、前記第１の共通電極線の一部に電気接続され、
前記第３の共通電極線は、前記第１の共通電極線から絶縁されて、かつ前記第１の共通電極線と交差するように配置され、前記第３の共通電極線は、前記第１の共通電極線のその他の部分に電気接続され、
前記第２の共通電極線が受信する電圧信号の電圧値は、前記第３の共通電極線が受信する電圧信号の電圧値と異なり、または
前記アレイ基板には、複数のデータ線が含まれ、前記第２の共通電極線は前記データ線と平行するように配置され、第３の共通電極線は前記データ線と平行するように配置される。
好ましくは、本発明の実施形態に係る上記アレイ基板では、複数のアレイ状配列するサブピクセルユニットが配置され、各前記サブピクセルユニットは薄膜トランジスタを含み、複数の共通電極接続線をさらに含み、
前記第２の共通電極線は、複数の第２のサブ共通電極線を含み、２つの隣接する第２のサブ共通電極線の間の領域は、前記薄膜トランジスタの領域に対応し、隣接する前記第２のサブ共通電極線は、共通電極接続線を介してブリッジされ、または、
前記第３の共通電極線は、複数の第３のサブ共通電極線を含み、隣接する２つの前記第３のサブ共通電極線の間の領域は、前記薄膜トランジスタの領域に対応し、隣接する前記第３のサブ共通電極線は、共通電極接続線を介してブリッジされる。
好ましくは、本発明の実施形態に係る上記アレイ基板では、複数のアレイ状配列するサブピクセルユニットが配置され、各前記サブピクセルユニットは薄膜トランジスタを含み、さらに複数の第１の共通電極接続線および複数の第２の共通電極接続線を含む。
前記第２の共通電極線は、複数の第２のサブ共通電極線を含み、２つの隣接する前記第２のサブ共通電極線の間の領域は、薄膜トランジスタの領域に対応し、隣接する前記第２のサブ共通電極線は、前記第１の共通電極接続線を介してブリッジされる。
前記第３の共通電極線は、複数の第３のサブ共通電極線を含み、隣接する２つの第３のサブ共通電極線の間の領域は、薄膜トランジスタの領域に対応し、隣接する前記第３のサブ共通電極線は、前記第２の共通電極接続線を介してブリッジされる。
好ましくは、本発明の実施形態に係る上記アレイ基板では、第２の共通電極線は折り線状に分布し、第３の共通電極線は折り線状に分布する。
好ましくは、本発明の実施形態に係る上記アレイ基板では、複数のデータ線およびアレイ状配列サブピクセルユニットが配置され、各前記サブピクセルユニットは薄膜トランジスタを含み、
前記第２の共通電極線は、一部の領域ではデータ線に平行な方向に分布し、一部の領域ではゲート線に平行な方向に分布することによって、前記第２の共通電極線は前記薄膜トランジスタから回避することでき、
前記第３の共通電極線は、一部の領域ではデータ線に平行な方向に分布し、一部の領域ではゲート線に平行な方向に分布することによって、前記第３の共通電極線は前記薄膜トランジスタから回避することができる。
好ましくは、本発明の実施形態に係る上記アレイ基板では、複数のアレイ状配列サブピクセルユニットを含み、前記サブピクセルユニットの少なくとも一部に対応する領域には前記第２の共通電極線および／または前記第３の共通電極線が配置されている。
好ましくは、本発明の実施形態に係る上記アレイ基板では、第２のゲート線をさらに含み、第２のゲート線および前記ゲート線は、サブピクセルユニットの同じ行の異なる側に位置し、
同じデータ線に接続された各行の２つの隣接する前記サブピクセルユニットは、それぞれサブピクセルユニットの両側に分配されている前記第２のゲート線および前記ゲート線に接続される。
好ましくは、本発明の実施形態に係る上記アレイ基板では、前記第２の共通電極線と前記第１の共通電極線との間の第１の絶縁層、および前記第３の共通電極線と前記第１の共通電極線との間の第２の絶縁層を含み、
前記第２の共通電極線は、前記第１の絶縁層を貫通する第１のビアホールを介して前記第１の共通電極線と電気接続され、前記第３の共通電極線は前記第２の絶縁層を貫通する第２のビアホールを介して、第１の共通電極線に電気接続され、
第１のサブピクセルユニットが位置する領域は前記第１のビアホールに対応し、第２のサブピクセルユニットが位置する領域は前記第２のビアホールに対応し、
前記第１のサブピクセルユニットと前記第２のサブピクセルユニットは、位置が異なるサブピクセルユニットである。
好ましくは、本発明の実施形態に係る上記アレイ基板では、前記第２の共通電極線と前記第１の共通電極線との間の第１の絶縁層、および第３の共通電極線と第１の共通電極線間の第２の絶縁層を含み、
前記第２の共通電極線は、前記第１の絶縁層を貫通する第１のビアホールを介して前記第１の共通電極線に電気接続され、前記第３の共通電極線は前記第２の絶縁層を貫通する第２のビアホールを介して前記第１の共通電極線に電気接続され、
前記第１のビアホールと前記第２のビアホールは行方向に交互に分布し、前記第１のビアホールと前記第２のビアホールは列方向に交差に分布する。
好ましくは、本発明の実施形態に係る上記アレイ基板では、前記第２の共通電極線と前記第１の共通電極線との間の第１の絶縁層、および前記第３の共通電極線と前記第１の共通電極線間の第２の絶縁層を含み、
前記第２の共通電極線は、前記第１の絶縁層を貫通する第１のビアホールを介して前記第１の共通電極線に電気接続され、前記第３の共通電極線は前記第２の絶縁層を貫通する第２のビアホールを介して、前記第１の共通電極線に電気接続され、
前記第１のビアホールと第２のビアホールは、それぞれ異なる行に配置されている。
好ましくは、本発明の実施形態に係る上記アレイ基板では、前記サブピクセルユニットのそれぞれがピクセル電極を含み、
前記ベース基板上の前記第２の共通電極線の正投影領域は、前記第２の共通電極線が設けられたサブピクセルユニットに含まれるピクセル電極が前記ベース基板上の正投影領域と重複領域があり、および/または
前記ベース基板上の前記第３の共通電極線の正投影領域は、前記第３の共通電極線が設けられたサブピクセルユニットに含まれるピクセル電極が前記ベース基板上の正投影領域と重複領域がある
好ましくは、本発明の実施形態に係る上記アレイ基板では、複数のデータ線が含まれ、前記第１の共通電極線は前記ゲート線と同じ層に配置され、前記第２の共通電極線は、同じ層の前記第３の共通電極線から絶縁され、前記第２の共通電極線と前記第３の共通電極線は、データ線と同じ層に配置される。
本発明の実施形態は、上記アレイ基板を含むディスプレイパネルも提供する。
本発明の実施形態は、上記ディスプレイパネルを備えるディスプレイデバイスも提供する。
本発明の実施形態に係るアレイ基板の概略構造図である。 本発明の実施形態１に係るアレイ基板の概略構成図である。 本発明の実施形態２に係るアレイ基板の概略構造図である。 本発明の実施形態３に係るアレイ基板の概略構造図である。 本発明の実施形態４に係るアレイ基板の概略構造図である。 本発明の実施形態５に係るアレイ基板の概略構造図である。 本発明の実施形態６に係るアレイ基板の概略構造図である。 本発明の実施形態７に係るアレイ基板の概略構造図である。 本発明の実施形態８に係るアレイ基板の概略構造図である。 本発明の実施形態９に係るアレイ基板の概略構造図である。
本発明の実施形態は、クロストークおよび残像を改善し、表示品質を高めるためにアレイ基板、ディスプレイパネル、およびディスプレイデバイスを提供する。
本発明の目的、技術的解決策および利点をより明らかにするために、本発明を添付の図面を参照して以下でさらに詳細に説明する。説明した実施形態は、本発明の実施形態の一部にすぎず、それらのすべてではないことは明らかである。本発明の範囲から逸脱することなく本発明の実施形態に基づいて当業者によって得られる他のすべての実施形態は、本発明の範囲である。
本発明の特定の実施形態に係るアレイ基板を、添付の図面を参照して以下で詳細に説明する。
図面内の各フィルム層領域のサイズと形状は、各フィルム層の真の割合を反映するものではなく、その目的は単に本発明を説明することである。
図１に示すように、本発明の特定の実施形態は、ベース基板（図示せず）と、ベース基板上の複数のゲート線１１１を含むアレイ基板を提供する。本発明の特定の実施形態に係るアレイ基板は、ベース基板上の複数の第１の共通電極線１１２、複数の第２の共通電極線１１４、および複数の第３の共通電極線１１５をさらに含む。
第１の共通電極線１１２は、ゲート線１１１と平行に配置され、第１の共通電極線１１２は、隣接する２つのゲート線１１１の間に位置する。
第２の共通電極線１１４は第１の共通電極線１１２から絶縁されており、第２の共通電極線１１４は第１の共通電極線１１２の一部に電気接続されている。
第３の共通電極線１１５は、第１の共通電極線１１２から絶縁され、第３の共通電極線１１５は、第１の共通電極線１１２の他の部分に電気接続されている。
第２の共通電極線１１４が受信する電圧信号は、第３の共通電極線１１５が受信する電圧信号の電圧値とは異なる。
図１の１１３は、ベース基板上に分布するデータ線を示し、図１の白い丸の位置は、第２共通電極線１１４と第１の共通電極線１１２との電気接続される位置、および第３の共通電極線１１５と第１の共通電極線１１２との電気接続される位置を示す。第２の共通電極線１１４と第１の共通電極線１１２との具体的な電気接続形態、および第３の共通電極線１１５と第１の共通電極線１１２の特定の電気接続については、以下の特定の実施形態で詳細に説明する。
本発明の実施形態に係るアレイ基板は、当該アレイ基板が第１の共通電極線、第２の共通電極線および第３の共通電極線を含み、第１の共通電極線はゲート線と平行するように配置され、第１の共通電極線は隣接する２つのゲート線の間に位置する。第２の共通電極線は第１の共通電極線に電気接続され、第３の共通電極線は第１の共通電極線に電気接続される。第２の共通電極線が受信する電圧信号は、第３の共通電極線が受信する電圧信号の電圧値と異なるため、本発明の特定の実施形態における第２の共通電極線および第３の共通電極線の配置は、アレイ基板の異なる領域に異なる共通電圧を持たせることができる。これにより、クロストークと残像が改善され、表示品質が高まる。
そして、第２の共通電極線および第３の共通電極線はともに第１の共通電極線に対向して配置され、第２の共通電極線は第１の共通電極線の一部に電気接続され、第３の共通電極線は第１の共通電極線の他の部分に電気接続される。第１の共通電極線が第２の共通電極線および第３の共通電極線によってそれぞれ並列に接続されることに対応するため、共通電極線全体の抵抗を低減することができ、これにより、共通電極線全体の圧力降下が減少し、ディスプレイの均一性が向上する。
本発明の特定の実施形態に係るアレイ基板に含まれる第１の共通電極線、第２の共通電極線、および第３の共通電極線の配置方法は、特定の実施形態を参照して以下で詳細に説明する。
実施形態１
図２に示すように、本発明の特定の実施形態における第２の共通電極線１１４と第３の共通電極線１１５は、ともにデータ線１１３に平行する。
好ましくは、図２に示すように、ベース基板上に分布された各サブピクセルユニット１１７のエッジ領域に第２の共通電極線１１４および第３の共通電極線１１５が配置されている。本発明の特定の実施形態では、データ線１１３の右側に位置する共通電極線を第２の共通電極線１１４と呼び、データ線１１３の左側に位置する共通電極線を第３の共通電極線１１５と呼ぶ。本発明の特定の実施形態におけるサブピクセルユニット１１７は、赤（Ｒ）サブピクセルユニット、緑サブピクセルユニット（G）、または青サブピクセルユニット（Ｂ）であってよい。もちろん、実際の用途では、白いサブピクセル単位（Ｗ）または他の色のサブピクセル単位であってもよい。
好ましくは、図２に示すように、本発明の特定の実施形態におけるゲート線１１１は行方向に平行に配置され、ゲート線１１１の幅は１マイクロメートル（μｍ）から５０μｍの間で、第１の共通電極線１１２の幅は１μｍから５０μmの間であり、ゲート線１１１と第１の共通電極線１１２の間の最小距離は１μmから５０μｍの間である。実際の製造プロセスでは、好ましくは、第１の共通電極線１１２とゲート線１１１は同じ構成プロセスで形成され、第１の共通電極線１１２とゲート線１１１は同じ厚さの同じ金属材料で形成される。特定の実施形態における構成プロセスは、フォトレジストのコーティング、露光、現像、エッチング、およびフォトレジストの除去プロセスの一部またはすべてを含む。
好ましくは、図２に示すように、第１の共通電極線１１２およびゲート線１１１が使用される金属は、銅（Cu）、アルミニウム（Al）、モリブデン（Mo）、チタン（Ti）、クロム（Cr）及びタングステン（Ｗ）を含む金属で、またはこれらの金属の合金である。第１の共通電極線１１２およびゲート線１１１の厚さは、１００ナノメートル（ｎｍ）から１０００ｎｍまでの間である。
好ましくは、図２に示すように、本発明の特定の実施形態におけるデータ線１１３は列方向に沿って平行に配置され、データ線１１３の幅は１μmから５０μｍの間である。第２の共通電極線１１４の幅は１μｍから５０μｍの間であり、第３の共通電極線１１５の幅は１μｍから５０μｍの間である。好ましくは、データ線１１３、第２の共通電極線１１４、および第３の共通電極線１１５は同じ構成プロセスで形成され、データ線１１３、第２の共通電極線１１４、および第３の共通電極線１１５は同じ厚さで形成される。同じ厚さの同じ金属材料で形成されている。
好ましくは、図２に示すように、データ線１１３、第２の共通電極線１１４、および第３の共通電極線１１５が使用される金属はｖ、およびＷのいずれかまたはいずれかの組み合わせである。データ線１１３、第２の共通電極線１１４、および第３の共通電極線１１５の厚さは１００ｎｍから１０００ｎｍの間であり、第２の共通電極線１１４とデータ線の間の最小距離は１μmから５０μmの間であり、第３の共通電極線１１５とデータ線との間の最小距離は、１μｍから５０μｍの間である。
好ましくは、図２に示すように、サブピクセルユニット１１７を制御するための薄膜トランジスタ１１６は、ゲートライン１１１とデータライン１１３の交差点に形成される。薄膜トランジスタ１１６は、ゲート、半導体活性層、ソースおよびドレインを含み、ソースおよびドレインは、半導体活性層または半導体活性層の表面のドープ半導体膜に直接接触してもよいし、ビアホールを介して半導体活性層または半導体活性層の表面のドープ半導体膜に接触してもよい。薄膜トランジスタ１１６の特定の形成方法は、従来技術と同じであり、詳細はここでは再度説明しない。
ソースとドレインは、同じ構成プロセスで形成され、薄膜トランジスタ１１６のソースは第２の共通電極線１１４に接続されず、薄膜トランジスタ１１６のソースは、上部パッシベーション層ビアホールを介してデータ線１１３に電気接続され、薄膜トランジスタ１１６のドレインは、その上のパッシベーション層ビアホールを介してサブピクセルユニット１１７のピクセル電極１１８に電気接続される。
ピクセル電極１１８の材料は、インジウムスズ酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、または他の種類の透明金属酸化物であってもよい。ピクセル電極１１８の厚さは、１０ｎｍ〜１０００ｎｍの間である。
好ましくは、図２に示すように、薄膜トランジスタ１１６のソースは第２の共通電極線１１４と同じ層にあるため、薄膜トランジスタ１１６のソースは、データ線１１３に接続されるときに第２の共通電極線１１４と交差する位置で切断する必要があり、接続は切断位置でブリッジワイヤにより行われる。好ましくは、ブリッジワイヤは、ピクセル電極１１８と同じ構成プロセスで形成され、ピクセル電極１１８の特定の形成方法、およびピクセル電極１１８と薄膜トランジスタ１１６のドレインとの特定の接続方法は、従来技術と同じであり、詳細はここでは再度説明しない。
具体的には、図２に示すように、本発明の特定の実施形態におけるアレイ基板は、第２の共通電極線１１４と第１の共通電極線１１２との間に第１の絶縁層（図示せず）と、第３の共通電極線１１５と第１の共通電極線１１２との間の第２の絶縁層（図示せず）を含み、第１の絶縁層および第２の絶縁層は、酸化ケイ素（ＳｉＯ２）、窒化ケイ素（ＳｉＮ）、有機材料、またはそれらの組み合わせであってよい。第１の絶縁層および第２の絶縁層の厚さは、１００ｎｍ〜１０００ｎｍの間である。
具体的には、図２に示すように、第２の共通電極線１１４は、第１の絶縁層を貫通する第１ビアホール１１９を介して第１の共通電極線１１２に電気接続され、第３の共通電極線１１５は、第２の絶縁層を貫通する第２ビアホール１２０を介して第１の共通電極線１１２に電気接続され、好ましくは、第１のビアホール１１９および第２のビアホール１２０の直径は１μｍから５０μｍの間である。
具体的には、図２に示すように、本発明の特定の実施形態では、第１のビアホール１１９と第２のビアホール１２０はそれぞれ異なる列に配置されている。
好ましくは、第２の共通電極線１１４と第１の共通電極線１１２の接触領域（第１のビアホール１１９の接合部）は、２i+１行目の第１の共通電極線１１２上に位置する。第３の共通電極線１１５と第１の共通電極線１１２の接触領域（第２のビアホール１２０の接合部）は、２i+２行目の第１の共通電極線１１２上に位置する。ここで、iはゼロ以上の整数である。すなわち、本発明の特定の実施形態では、第１のビアホール１１９の位置は同じ列の第１の共通電極線１１２上に位置し、第２のビアホール１２０の位置は同じ列の第１の共通電極線１１２上に位置し、そして、第１のビアホール１１９および第２のビアホール１２０は、異なる列の第１の共通電極線１１２上にあるため、第１のビアホール１１９および第２のビアホール１２０は、それぞれインターレース配置で配置される。
好ましくは、ベース基板上の第２の共通電極線１１４の正投影領域は、第２の共通電極線１１４に設けられたサブピクセルユニット１１７に含まれるピクセル電極１１８と、ベース基板上の正投影領域と重複領域がある。および/または、ベース基板上の第３の共通電極線１１５の正投影領域は、前記第３の共通電極線１１５に設けられたサブピクセルユニット１１７に含まれるピクセル電極とベース基板上の正投影領域と重複領域がある。
このように、ピクセル電極から放出される電力線は、ほとんどデータ線の両側の共通電極線に終端するため、エッジリークを防ぐ同時に、ピクセル電極とデータ線間の寄生容量を減らすことができる。これにより、クロストークが効果的に低減される。
具体的には、図２に示すように、本発明の実施形態では、第１ビアホール１１９および第２ビアホール１２０が密集に配置されており、第２共通電極線１１４と第１共通電極線１１２との接触不良を防止するのに有利である。そして第３の共通電極線１１５と第１の共通電極線１１２との接触不良を防ぐこともできる。もちろん、第１のビアホール１１９および第２のビアホール１２０は、図２に示された方法ではなく、まばらに配置されてもよい。好ましくは、人間の目は青のサブピクセルに反応しないため、ピクセル開口率に対する共通電極線の影響を減らすために、本発明の特定の実施形態は、カラーフィルタ基板の青色サブピクセル領域に対応する位置でのみ、第２共通電極線と第１共通電極線のビアホール接続を設置してもよい。そして、第３の共通電極線と第１の共通電極線のビアホール接続を設置する。
本発明の第１の実施形態において第２の共通電極線１１４によって受信される電圧信号は、第３の共通電極線１１５によって受信される電圧信号の電圧値とは異なる。第２共通電極線１１４と第３共通電極線１１５はそれぞれ異なる領域の第１共通電極線１１２を接続するため、異なる領域または隣接する行の２つのサブピクセルユニットは異なる共通電圧を有し、これによりクロストークと残像を改善し、表示品質を改善する。また、本発明の特定の実施形態における第２の共通電極線１１４、第３の共通電極線１１５、および第１の共通電極線１１２の配置関係により、複数の第１の共通電極線１１２を並列接続することができ、これにより、共通電極線の電気抵抗を下げることができ、共通電極線の圧力降下を低減し、ディスプレイの均一性を向上させることができる。
実施形態２
図３に示すように、本発明の第２の実施形態と第１の実施形態との主な違いは、第２の共通電極線１１４と第１の共通電極線１１２との接続方法、および第３の共通電極線１１５と第１の共通電極１１２との接続方法が異なる。
具体的には、図３に示すように、本発明の特定の実施形態におけるアレイ基板は、第２の共通電極線１１４と第１の共通電極線１１２との間の第１の絶縁層（図示せず）、第３の共通電極線１１５と第１の共通電極線１１２との間の第２の絶縁層（図示せず）を含み、第２の共通電極線１１４は、第１の絶縁層を貫通する第１ビアホール１１９を介して第１の共通電極線１１２に電気接続される。第３の共通電極線１１５は、第２の絶縁層を貫通する第２ビアホール１２０を介して第１の共通電極線１１２に電気接続される。
具体的には、図３に示すように、第１のビアホール１１９と第２のビアホール１２０は行方向に交互に分布しており、第１のビアホール１１９と第２のビアホール１２０は列方向に交差に分布する。
好ましくは、同じサブピクセルユニット１１７の位置する領域は、第１のビアホール１１９および第２のビアホール１２０に対応し、当該サブピクセルユニット１１７に隣接するサブピクセルユニット１１７の位置する領域は、第１のビアホール１１９および第２のビアホール１２０に対応しない。
隣接するサブピクセルユニット１１７が位置する領域に対応する第２の共通電極線１１４と第１の共通電極線１１２の接触領域は、それぞれ隣接する２つの第１の共通電極線１１２上に位置する。隣接するサブピクセルユニット１１７が位置する領域に対応する第３の共通電極線１１５と第１の共通電極線１１２の接触領域は、それぞれ隣接する２つの第１の共通電極線１１２上に位置する。
好ましくは、図３に示すように、ｉ番目のデータ線１１３の右側の第２の共通電極線１１４は、ｊ番目の第１の共通電極線１１２に接続され、ｉ＋１番目のデータ線１１３の左側にある第３の共通電極線１１５はｊ番目の第１の共通電極線１１２に電気的に接続る。そして、ｉ＋１番目のデータ線１１３の右側の第２の共通電極線１１４は、ｊ＋１番目の第１の共通電極線１１２と接続され、ｉ＋２番目のデータ線１１３の左側の第３の共通電極線１１５は、ｊ＋１番目の第１の共通電極線１１２に電気接続される。ここで、iとjは１以上の正の整数である。
実施形態３
図４に示すように、本発明の第３の実施形態と第１の実施形態との主な違いは、第２の共通電極線１１４または第３の共通電極線１１５の具体的な配置方法が異なることである。
具体的には、図４に示すように、本発明の特定の実施形態におけるアレイ基板は、複数の共通電極接続線１２１をさらに含み、第２の共通電極線１１４および第３の共通電極線１１５は両方ともデータ線１１３に平行であり、各サブピクセルユニット１１７のエッジ領域には、第２の共通電極線１１４と第３の共通電極線１１５が配置されている。
具体的には、図４に示すように、第２の共通電極線１１４は第２サブ共通電極線１１４０の複数のセグメントを含み、隣接する２つの第２サブ共通電極線１１４０の間の領域は薄膜トランジスタ１１６の領域に対応し、隣接する第２のサブ共通電極線１１４０は、共通電極接続線１２１を介してブリッジされる。または、第３の共通電極線１１５は、複数の第３のサブ共通電極線を含み、隣接する２つの第３のサブ共通電極線の間の領域は、薄膜トランジスタ１１６の領域に対応し、隣接する第３のサブ共通電極線は、共通電極接続線を介してブリッジされる。図４には、第２の共通電極線１１４が第２サブ共通電極線１１４０の複数のセグメントを含む場合のみが示されている。
好ましくは、第２のサブ共通電極線１１４０と共通電極接続線１２１の間に絶縁層が配置され、共通電極接続線１２１は、絶縁層を貫通するビアホールを通して断続的に分布する第２のサブ共通電極線１１４０を接続し、第２のサブ共通電極線１１４０を連続線にする。好ましくは、本発明の特定の実施形態における共通電極接続線１２１は、ピクセル電極１１８と同じ厚さの導電膜材料を使用して、同じフォトリソグラフィプロセスで形成される。
本発明の特定の実施形態における隣接する２つの第２サブ共通電極線１１４０の間の領域は、サブピクセルユニット１１７に含まれる薄膜トランジスタ１１６の位置に対応するため、第２の共通電極線１１４または第３の共通電極線１１５は薄膜トランジスタ１１６から回避され、この場合、薄膜トランジスタ１１６のソースはデータ線１１３に直接電気的に接続することができる。
これにより、第２の共通電極線１１４または第３の共通電極線１１５は薄膜トランジスタ１１６をバイパスすることができ、その場合、薄膜トランジスタ１１６のソースはデータ線１１３に直接に電気接続することができる。
図４に示すように、本発明の第３の実施形態における第２の共通電極線１１４と第１の共通電極線１１２の接続方法、および第３の共通電極線１１５と第１の共通電極線１１２の接続方法は、実施形態１と同様に、第１のビアホールおよび第２のビアホール１２０は、それぞれインターレース配置で配置される。
実施形態４
図５に示すように、本発明の第４の実施形態と第３の実施形態の主な違いは、第２の共通電極線１１４と第１の共通電極線１１２との接続方法、および第３の共通電極線１１５と第１の共通電極１１２との接続方法が異なることである。
具体的には、図５に示すように、本発明の第４の実施形態における第２の共通電極線１１４と第１の共通電極線１１２の接続方法、および第３の共通電極線１１５と第１の共通電極線１１２の接続方法は、本発明の第２の実施形態における第２の共通電極線１１４と第１の共通電極線１１２との接続方法と同様で、具体的には、同じサブピクセルユニット１１７が位置する領域は、第１のビアホール１１９および第２のビアホール１２０に対応し、当該サブピクセルユニット１１７に隣接するサブピクセルユニット１１７が位置する領域は、第１のビアホール１１９および第２のビアホール１２０に対応しない。
実施形態５
図６に示すように、本発明の第５の実施形態と第１の実施形態との主な違いは、第２の共通電極線１１４または第３の共通電極線１１５の具体的な配置方法と、薄膜トランジスタ１１６の設置場所およびゲート線１１２の設置方法が異なることである。
具体的には、図６に示すように、本発明の特定の実施形態におけるアレイ基板は、第１の共通電極接続線１２２および第２の共通電極接続線１２３をさらに含み、第２の共通電極線１１４および第３の共通電極線１１５は両方ともデータ線１１３と平行に、第２の共通電極線１１４または第３の共通電極線１１５は、各サブピクセルユニット１１７のエッジ領域に配置される。
具体的には、図６に示すように、第２の共通電極線１１４は、第２のサブ共通電極線１１４０の複数のセグメントを含み、隣接する２つの第２のサブ共通電極線１１４０の間の領域は、薄膜トランジスタ１１６の領域に対応し、隣接する第２のサブ共通電極線１１４０は、第１の共通電極接続線１２２を介してブリッジされる。第３の共通電極線１１５は、第３のサブ共通電極線１１５０の複数のセグメントを含み、隣接する２つの第３のサブ共通電極線１１５０の間の領域は、薄膜トランジスタ１１６の領域に対応し、隣接する第３のサブ共通電極線１１５０は第２の共通電極接続線１２３を介してブリッジされる。
好ましくは、第２のサブ共通電極線１１４０と第１の共通電極接続線１２２との間に絶縁層が配置され、第１の共通電極接続線１２２は、当該絶縁層を貫通するビアホールを介して複数の第２のサブ共通電極線１１４０を接続し、第２のサブ共通電極線１１４０を連続線にする。第３のサブ共通電極線１１５０と第２の共通電極接続線１２３との間には絶縁層が配置され、第２の共通電極接続線１２３は、当該絶縁層を貫通するビアホールを介して複数の第３のサブ共通電極線１１５０を接続し、第３のサブ共通電極線１１５０を連続線にする。好ましく、本発明の特定の実施形態における第１の共通電極接続線１２２と第２の共通電極接続線１２３は、ピクセル電極１１８と同じ厚さの導電膜材料を使用し、同じフォトリソグラフィプロセスで形成される。
具体的には、図６に示すように、本発明の第５の実施形態における薄膜トランジスタの設置位置、およびゲート線１１１の配置方法も第１の実施形態と異なり、本発明の特定の実施形態の設計により、薄膜トランジスタのソースをデータ線１１３に直接接続することが可能になる。
本発明の特定の実施形態におけるゲート線１１１は、デュアルゲート配置を採用する、すなわち、本発明の実施形態におけるアレイ基板は、第２のゲート線１２９をさらに含み、第２のゲート線１２９およびゲート線１１１は、サブピクセルユニット１１７の同じ行の反対側に位置する。各行の同じデータ線１１３に接続された隣接する２つのサブピクセルユニット１１７は、それぞれ当該サブピクセルユニット１１７の両側に配置された第２のゲート線１２９およびゲート線１１１に接続され、この設計方法は、データ線１１３の数を削減し、駆動チップのコストを削減し、高解像度パネルの実現を促進し、ドット反転および消費電力削減を促進することができる。
具体的には、図６に示すように、本発明の第５の実施形態における第２の共通電極線１１４と第１の共通電極線１１２との接続方法、および第３の共通電極線１１５と第１の共通電極線１１２との接続方法は、第１の実施形態と同様であり、第１のビアホール１１９および第２のビアホール１２０は、それぞれインターレース配置で配置される。
実施形態６
図７に示すように、第６の実施形態と第５の実施形態との主な違いは、主第２の共通電極線１１４と第１の共通電極線１１２の接続方法、および第３の共通電極線１１５と第１の共通電極の接続方法の接続方法が異なることである。
具体的には、図７に示すように、本発明の第６の実施形態における第２の共通電極線１１４と第１の共通電極線１１２との接続方法、および第３の共通電極線１１５と第１の共通電極線１１２との接続方法は、本発明の第２の実施形態における第２の共通電極線１１４と第１の共通電極線１１２の接続方法、および第３の共通電極線１１５と第１の共通電極線１１２と同じ方法で接続される。すなわち、第１ビアホール１１９と第２ビアホール１２０が行方向に交互に分布され、第１ビアホール１１９と第２ビアホール１２０が列方向に交差に分布する。
好ましく、図７に示すように、２つの隣接するデータ線１１３間の同じ行にある２つの隣接するサブピクセルユニット１１７はサブピクセルユニットグループ７０を形成し、１つのサブピクセルユニットグループ７０が配置する領域は、第１ビアホール１１９と第２ビアホール１２０に対応し、当該サブピクセルユニット群７０に隣接するサブピクセルユニット群７０の領域は、第１ビアホール１１９と第２ビアホール１２０に対応しない。
実施形態７
図８に示すように、本発明の第７の実施形態と第１の実施形態との主な違いは、第２の共通電極線１１４または第３の共通電極線１１５の具体的な配置方法、薄膜トランジスタ１１６の配置位置、およびゲート線１１１の配置方法が異なることである。
具体的には、図８に示すように、本発明の第７の実施形態における薄膜トランジスタ１１６の配置位置、およびゲート線１１１の設置方法は、第５の実施形態における薄膜トランジスタ１１６の配置位置及びゲート線１１１の配置方法と同じであり、詳細はここでは再度説明しない。
具体的には、図８に示すように、本発明の特定の実施形態における第２の共通電極線１１４は折り線分布を有し、第３の共通電極線１１５は折り線分布を有し、各サブピクセルユニット１１７に対応する領域には、第２共通電極線１１４または第３共通電極線１１５が配置されている。
具体的には、図８に示すように、第２の共通電極線１１４は、一部の領域では平行データ線１１３の方向に沿って分布し、一部領の域では平行ゲート線１１１の方向に沿って分布するため、第２の共通電極線１１４は、サブピクセルユニット１１７が含まれる薄膜トランジスタ１１６から回避することができる。第３の共通電極線１１５は、一部の領域では平行データ線１１３の方向に分布し、一部の領域では平行ゲート線１１１の方向に分布するため、第３の共通電極線１１５は薄膜トランジスタ１１６から回避することができる。従って、薄膜トランジスタのソースは、データ線１１３に直接に電気接続することができる。
好ましく、図８に示すように、第２の共通電極線１１４が平行ゲート線１１１の方向に分布している場合、第１の共通電極線１１２と重なる領域に沿って分布していてもよいし、ゲート線１１１と第２のゲート線１２９との間の領域に沿って分布してもよい。
第３の共通電極線１１５が平行ゲート線１１１の方向に分布する場合、第１の共通電極線１１２と重なる領域に沿って分布してもよいし、ゲート線１１１と第２のゲート線１２９との間の領域に沿って分布してもよい。
具体的には、図８に示すように、本発明の第７の実施形態における第２の共通電極線１１４と第１の共通電極線１１２の接続方法、および第３の共通電極線１１５と第１の共通電極線１１２の接続方法は、第１の実施形態と同様であり、第１のビアホール１１９および第２のビアホール１２０は、それぞれインターレース配置で配置される。
実施形態８
図９に示すように、本発明の第８の実施形態と第７の実施形態との主な違いは、第２の共通電極線１１４と第１の共通電極線１１２の接続方法、および第３の共通電極線１１５と第１の共通電極１１２の接続方法が異なることである。
具体的には、図９に示すように、本発明の第８の実施形態において、第２の共通電極線１１４と第１の共通電極線１１２との接続方法、および第３の共通電極線１１５と第１の共通電極線１１２との接続方法は、本発明の第２の実施形態における第２の共通電極線１１４と第１の共通電極線１１２の接続方法、および第３の共通電極線１１５と第１の共通電極線１１２との接続方法が同じであり、すなわち、第１のビアホール１１９と第２のビアホール１２０は行方向に交互に分布し、第１のビアホール１１９と第２のビアホール１２０は列方向に交差に分布する。
好ましく、図９に示すように、２つの隣接するデータ線１１３間の同じ行にある２つの隣接するサブピクセルユニット１１７はサブピクセルユニットグループを形成し、うち一つのサブピクセルユニットグループが位置する領域は、第１ビアホール１１９および第２ビアホール１２０に対応し、当該サブピクセルユニットグループに隣接するサブピクセルユニットグループが位置する領域は、第１ビアホール１１９および第２ビアホール１２０に対応しない。
実施形態９
図１０に示すように、本発明の特定の第９の実施形態と第７の実施形態との主な違いは、第２の共通電極線１１４または第３の共通電極線１１５の特定の配置方法、および第２の共通電極線１１４と第１の共通電極１１２との接続方法、および３の共通電極線１１５と第１の共通電極線１１２との接続方法が異なることである。
具体的には、図１０に示すように、本発明の特定の実施形態における第２の共通電極線１１４は折り線に分布し、第３の共通電極線１１５は折り線分に分布する。一部サブピクセルユニット１１７に対応する領域には第２の共通電極１１４と第３の共通電極線１１５が設置されている。
好ましく、図１０に示すように、第２の共通電極線１１４および第３の共通電極線１１５は、奇数列（または偶数列）のサブピクセルユニット１１７の対応する位置に第２の共通電極線１１４および第３の共通電極線１１５が配置され、各データ線１１３の片側に第２の共通電極線１１４および第３の共通電極線１１５が配置され、他方の側には、第２の共通電極線１１４および第３の共通電極線１１５は配置されない。もちろん、実際の設計では、第２の共通電極線１１４および第３の共通電極線１１５は、他の方法で配置することもできる。たとえば、各データ線の片側には第２の共通電極線または第３の共通電極線を配置し、もう一方の側には第２の共通電極線と第３の共通電極線を配置しない。そして、隣接するデータ線は同じ側に共通電極線を持たせないため、奇数列（または偶数列）のピクセルユニットは第２の共通電極線と第３の共通電極線を持たない。他の配置方法については、本発明はここでは再度説明しない。
具体的には、図１０に示すように、本発明の特定の実施形態におけるアレイ基板は、第２の共通電極線１１４と第１の共通電極線１１２との間にある第１の絶縁層（図示せず）及び第３の共通電極線１１５と第１の共通電極線１１２との間にある第２の絶縁層（図示せず）を含み、第２の共通電極線１１４は、第１絶縁層を貫通する第１ビアホール１１９を介して第１の共通電極１１２に電気接続され、第３の共通電極線１１５は、第２の絶縁層を貫通する第２のビアホール１２０を介して第１の共通電極線１１２に電気接続される。
具体的には、図１０に示すように、第２の共通電極線１１４と第１の共通電極線１１２との接触領域（すなわち、第１ビアホール１１９の接合部）は第１のサブピクセルユニットに対応し、第３の共通電極線１１５と第１の共通電極線１１２との接触領域（すなわち、第２のビアホール１２０の接合部）は第２のサブピクセルユニットに対応し、第１のサブピクセルユニットと第２のサブピクセルユニットとは異なる位置のサブピクセルユニットである。
好ましく、図１０に示すように、第１のビアホール１１９および第２のビアホール１２０はそれぞれインターレース方式で配置され、第１のビアホール１１９および第２のビアホール１２０は列方向に互いに隣接する２つのサブピクセルユニット１１７に対応する位置に配置され、第１ビアホール１１９に隣接する第２の共通電極線１１４が第１の共通電極線１１１と交差する位置にはビアホールを形成せず、第２のビアホール１２０に隣接する第３の共通電極線１１５が第１の共通電極線１１１と交差する位置にはビアホールを形成せず、そして、第１のビアホール１１９および第２のビアホール１２０のビアホールは、行方向および列方向に隣接するサブピクセルに対応する位置に不連続的に配置している。このようなまばらに分散された接続ビアホールは、ビアホールプロセス中に発生する欠陥の数を減らし、それによって歩留まりを向上させる。
確かに、実際の設計では、本発明の特定の第１の実施形態から第８の実施形態は、まばらに分散された接続ビアホールを備えてもよく、まばらに分散された接続ビアホールは、本発明の第９の実施形態のビアホール配置と同じであってもよいし、他のタイプの配置方法でも良い。たとえば、本発明の特定の実施形態は、カラーフィルタ基板に対応する青色サブピクセル領域の対応する位置でのみ第２共の通電極線と第１の共通電極線のビアホール接続を配置し、または第３の共通電極線と第１共通電極のビアホール接続を配置する。
同じ発明思想に基づいて、本発明の特定の実施形態は、本発明の特定の実施形態に係る上記アレイ基板を含むディスプレイパネルをさらに提供する。本発明の実施形態は、ゲート線が位置するフィルム層およびデータ線が位置するフィルム層に共通電極線を提供し、ビアホールを介して上下の共通電極線を電気接続するため、共通電極線の多点交差並列接続が実現され、共通電極線は２次元の平面メッシュ接続構造を形成する。これにより、共通電極線の抵抗が大幅に減少し、共通電極線の圧力降下が減少し、さらにディスプレイの均一性が向上する。そして、第２の共通電極線が受信する電圧信号は、第３の共通電極線が受信する電圧信号の電圧値と異なるため、本発明の特定の実施形態における第２の共通電極線と第３の共通電極線の配置方法は、アレイ基板の異なる領域には異なる共通電圧を持つことができ、クロストークと残像を改善し、表示品質を改善することができる。
同じ発明思想に基づいて、本発明の特定の実施形態は、本発明の特定の実施形態に係る上記の表示パネルを含むディスプレイデバイスをさらに提供し、当該ディスプレイデバイスは、携帯電話、タブレットコンピュータ、液晶テレビ、ノートパソコン、デジタルフォトフレームやナビゲーターなどの表示機能を備えた製品または部品として利用できる。当該ディスプレイデバイスの他の本質的な構成要素は、当業者によって理解されるべきであり、詳細は本明細書で説明しない。
要約すると、本発明の特定の実施形態は、ベース基板、ベース基板上の複数のゲート線、ベース基板上の複数の第１の共通電極線、複数の第２の共通電極と複数の第３の共通電極線を含むアレイ基板を提供する。第１の共通電極線は、ゲート線と平行するように配置され、第１の共通電極線は、２つの隣接するゲート線の間に位置する。第２の共通電極線は、第１の共通電極線から絶縁されて、かつ前記第１の共通電極線と交差するように配置され、しかも第２の共通電極線は、第１の共通電極線に電気接続される。第３の共通電極線は、第１の共通電極線から絶縁されて、かつ前記第１の共通電極線と交差するように配置され、しかも第３の共通電極線は、第１の共通電極線に電気接続される。第２の共通電極線が受信する電圧信号は、第３の共通電極線が受信する電圧信号の電圧値とは異なる。第２の共通電極線が受信する電圧信号は、第３の共通電極線が受信する電圧信号の電圧値とは異なるため、したがって、本発明の特定の実施形態における第２の共通電極線および第３の共通電極線の配置は、アレイ基板の異なる領域が異なる共通電圧を持たせることを可能にし、クロストークおよび残像を改善し、表示品質を改善することができる。
本発明の精神および範囲から逸脱することなく、本発明において様々な変更および修正を行うことができることは当業者には明らかであろう。したがって、本発明は、修正および修正を包含することが意図されている。

Claims (15)

  1. アレイ基板であって、
    前記アレイ基板はベース基板と、前記ベース基板上の複数のゲート線とを含み、さらに前記ベース基板上の複数の第１の共通電極線、複数の第２の共通電極線および複数の第３共通電極線を含み、
    前記第１の共通電極線は、前記ゲート線と平行するように配置され、前記第１の共通電極線は、２つの隣接するゲート線の間に位置し、
    前記第２の共通電極線は、前記第１の共通電極線から絶縁されて、かつ前記第１の共通電極線と交差するように配置され、前記第２の共通電極線は、前記第１の共通電極線の一部に電気接続され、
    前記第３の共通電極線は、前記第１の共通電極線から絶縁されて、かつ前記第１の共通電極線と交差するように配置され、前記第３の共通電極線は、前記第１の共通電極線のその他の部分に電気接続され、
    前記第２の共通電極線が受信する電圧信号の電圧値は、前記第３の共通電極線が受信する電圧信号の電圧値と異なることを特徴とするアレイ基板。
  2. 複数のデータ線を含み、前記第２の共通電極線は前記データ線と平行するように配置され、前記第３の共通電極線は前記データ線と平行するように配置されることを特徴とする請求項１に記載のアレイ基板。
  3. 複数のアレイ状配列するサブピクセルユニットが配置され、各前記サブピクセルユニットは薄膜トランジスタを含み、複数の共通電極接続線をさらに含み、
    前記第２の共通電極線は、複数の第２のサブ共通電極線を含み、２つの隣接する第２のサブ共通電極線の間の領域は、前記薄膜トランジスタの領域に対応し、隣接する前記第２のサブ共通電極線は、共通電極接続線を介してブリッジされ、または、
    前記第３の共通電極線は、複数の第３のサブ共通電極線を含み、隣接する２つの前記第３のサブ共通電極線の間の領域は、前記薄膜トランジスタの領域に対応し、隣接する前記第３のサブ共通電極線は、共通電極接続線を介してブリッジされることを特徴とする請求項２に記載のアレイ基板。
  4. 複数のアレイ状配列するサブピクセルユニットが配置され、各前記サブピクセルユニットは薄膜トランジスタを含み、複数の第１の共通電極接続線および複数の第２の共通電極接続線をさらに含み、
    前記第２の共通電極線は、複数の第２のサブ共通電極線を含み、２つの隣接する前記第２のサブ共通電極線の間の領域は、前記薄膜トランジスタの領域に対応し、隣接する前記第２のサブ共通電極線は、前記第１の共通電極接続線を介してブリッジされ、
    前記第３の共通電極線は、複数の第３のサブ共通電極線を含み、隣接する２つの第３のサブ共通電極線の間の領域は、前記薄膜トランジスタの領域に対応し、隣接する前記第３のサブ共通電極線は、 前記第２の共通電極接続線を介してブリッジされることを特徴とする請求項２に記載のアレイ基板。
  5. 前記第２の共通電極線は折り線状に分布し、前記第３の共通電極線は折り線状に分布することを特徴とする請求項１に記載のアレイ基板。
  6. 複数のデータ線およびアレイ状配列サブピクセルユニットが配置され、各前記サブピクセルユニットは薄膜トランジスタを含み、
    前記第２の共通電極線は、一部の領域では前記データ線に平行な方向に分布し、一部の領域では前記ゲート線に平行な方向に分布することによって、前記第２の共通電極線は前記薄膜トランジスタから回避することでき、
    前記第３の共通電極線は、一部の領域では前記データ線に平行な方向に分布し、一部の領域では前記ゲート線に平行な方向に分布することによって、前記第３の共通電極線は前記薄膜トランジスタから回避することができることを特徴とする請求項５に記載のアレイ基板。
  7. 複数のアレイ状配列サブピクセルユニットを含み、前記サブピクセルユニットの少なくとも一部に対応する領域には前記第２の共通電極線および／または前記第３の共通電極線が配置されていることを特徴とする請求項２から請求項６のいずれか１項に記載のアレイ基板。
  8. 第２のゲート線をさらに含み、前記第２のゲート線および前記ゲート線は、サブピクセルユニットの同じ行の異なる側に位置し、
    同じデータ線に接続された各行の２つの隣接する前記サブピクセルユニットは、それぞれサブピクセルユニットの両側に分配されている前記第２のゲート線および前記ゲート線に接続されることを特徴とする請求項７に記載のアレイ基板。
  9. 前記第２の共通電極線と前記第１の共通電極線との間の第１の絶縁層、および前記第３の共通電極線と前記第１の共通電極線との間の第２の絶縁層を含み、
    前記第２の共通電極線は、前記第１の絶縁層を貫通する第１のビアホールを介して前記第１の共通電極線と電気接続され、前記第３の共通電極線は前記第２の絶縁層を貫通する第２のビアホールを介して、前記第１の共通電極線に電気接続され、
    第１のサブピクセルユニットが位置する領域は前記第１のビアホールに対応し、第２のサブピクセルユニットが位置する領域は前記第２のビアホールに対応し、
    前記第１のサブピクセルユニットと前記第２のサブピクセルユニットは、位置が異なるサブピクセルユニットであることを特徴とする請求項８に記載のアレイ基板。
  10. 前記第２の共通電極線と前記第１の共通電極線との間の第１の絶縁層、および第３の共通電極線と第１の共通電極線間の第２の絶縁層を含み、
    前記第２の共通電極線は、前記第１の絶縁層を貫通する第１のビアホールを介して前記第１の共通電極線に電気接続され、前記第３の共通電極線は前記第２の絶縁層を貫通する第２のビアホールを介して前記第１の共通電極線に電気接続され、
    前記第１のビアホールと前記第２のビアホールは行方向に交互に分布し、前記第１のビアホールと前記第２のビアホールは列方向に交差に分布することを特徴とする請求項２から請求項６のいずれか１項に記載のアレイ基板。
  11. 前記第２の共通電極線と前記第１の共通電極線との間の第１の絶縁層、および前記第３の共通電極線と前記第１の共通電極線間の第２の絶縁層を含み、
    前記第２の共通電極線は、前記第１の絶縁層を貫通する第１のビアホールを介して前記第１の共通電極線に電気接続され、前記第３の共通電極線は前記第２の絶縁層を貫通する第２のビアホールを介して、前記第１の共通電極線に電気接続され、
    前記第１のビアホールと第２のビアホールは、それぞれ異なる行に配置されていることを特徴とする請求項２から請求項６のいずれか１項に記載のアレイ基板。
  12. 前記サブピクセルユニットのそれぞれがピクセル電極を含み、
    前記ベース基板上の前記第２の共通電極線の正投影領域は、前記第２の共通電極線が設けられたサブピクセルユニットに含まれるピクセル電極がベース基板上の正投影領域と重複領域があり、および/または
    前記ベース基板上の前記第３の共通電極線の正投影領域は、前記第３の共通電極線が設けられたサブピクセルユニットに含まれるピクセル電極が前記ベース基板上の正投影領域と重複領域があることを特徴とする請求項７に記載のアレイ基板。
  13. 複数のデータ線が含まれ、前記第１の共通電極線は前記ゲート線と同じ層に配置され、前記第２の共通電極線は、同じ層の前記第３の共通電極線から絶縁され、前記第２の共通電極線と前記第３の共通電極線は、前記データ線と同じ層に配置されることを特徴とする請求項１に記載のアレイ基板。
  14. 請求項１から請求項１３のいずれか１項に記載のアレイ基板を含むディスプレイパネル。
  15. 請求項１４に記載のディスプレイパネルを備えるディスプレイデバイス。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107357105A (zh) 2017-09-05 2017-11-17 京东方科技集团股份有限公司 一种阵列基板、显示面板、显示装置
KR102595916B1 (ko) * 2018-03-09 2023-10-31 삼성디스플레이 주식회사 표시장치
CN109143705A (zh) * 2018-09-18 2019-01-04 深圳市华星光电技术有限公司 提高显示清晰度的面板
CN109375431A (zh) * 2018-10-26 2019-02-22 深圳市华星光电技术有限公司 一种显示面板及显示装置
CN208795983U (zh) * 2018-10-31 2019-04-26 京东方科技集团股份有限公司 显示基板及显示装置
CN109541864A (zh) * 2018-12-17 2019-03-29 深圳市华星光电技术有限公司 一种阵列基板
CN109920829A (zh) * 2019-03-21 2019-06-21 深圳市华星光电半导体显示技术有限公司 Oled背板及其制作方法
CN110264893B (zh) * 2019-06-18 2021-07-30 上海天马微电子有限公司 一种显示面板及显示装置
CN110531548A (zh) * 2019-07-31 2019-12-03 南京中电熊猫液晶显示科技有限公司 一种液晶显示面板
CN112908156B (zh) * 2019-12-04 2022-09-16 友达光电股份有限公司 像素阵列基板
CN111413846A (zh) * 2020-04-21 2020-07-14 Tcl华星光电技术有限公司 一种掩膜板、显示面板及其制备方法
CN111697010B (zh) * 2020-07-15 2022-11-08 武汉华星光电技术有限公司 显示面板及其制备方法、显示装置
CN114937673A (zh) * 2022-06-15 2022-08-23 昆山国显光电有限公司 显示面板及显示装置

Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10142578A (ja) * 1996-11-15 1998-05-29 Furontetsuku:Kk アクティブマトリックス型液晶表示装置
JP2002318553A (ja) * 2001-04-20 2002-10-31 Toshiba Corp 自己発光型表示装置
JP2005208346A (ja) * 2004-01-22 2005-08-04 Seiko Epson Corp 電気光学装置及び電子機器
JP2006030635A (ja) * 2004-07-16 2006-02-02 Sony Corp 表示装置
JP2006113110A (ja) * 2004-10-12 2006-04-27 Seiko Epson Corp 電気光学装置及び電子機器
JP2008209864A (ja) * 2007-02-28 2008-09-11 Hitachi Displays Ltd 有機ｅｌ表示装置
JP2010085695A (ja) * 2008-09-30 2010-04-15 Toshiba Mobile Display Co Ltd アクティブマトリクス型表示装置
JP2011123184A (ja) * 2009-12-09 2011-06-23 Sony Corp 表示装置及び表示装置の製造方法、並びに、表示装置の駆動方法
JP2014222368A (ja) * 2007-12-21 2014-11-27 株式会社半導体エネルギー研究所 表示装置
US20160320675A1 (en) * 2015-04-29 2016-11-03 Samsung Display Co., Ltd. Liquid crystal display device

Family Cites Families (21)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004191581A (ja) * 2002-12-10 2004-07-08 Sharp Corp 液晶表示装置およびその駆動方法
US8035765B2 (en) * 2006-11-13 2011-10-11 Hannstar Display Corp. TFT array substrate, LCD panel and liquid crystal display
US8125603B2 (en) * 2007-05-17 2012-02-28 Lg Display Co., Ltd. In-plane switching mode liquid crystal display device and method for fabricating the same
EP2023195B1 (en) * 2007-08-09 2017-04-05 LG Display Co., Ltd. Liquid crystal display device
KR100882699B1 (ko) * 2007-08-29 2009-02-06 삼성모바일디스플레이주식회사 액정 표시장치 및 그의 구동방법
KR101346921B1 (ko) * 2008-02-19 2014-01-02 엘지디스플레이 주식회사 평판 표시 장치 및 그 제조방법
US8760412B2 (en) 2009-02-02 2014-06-24 Apple Inc. Dual configuration for display data lines
CN102023429B (zh) * 2009-09-17 2013-10-23 北京京东方光电科技有限公司 Tft-lcd阵列基板及其制造和断线修复方法
KR20130008166A (ko) * 2011-07-12 2013-01-22 엘지디스플레이 주식회사 액정표시장치 및 이의 제조 방법
KR101805923B1 (ko) * 2011-08-04 2017-12-08 엘지디스플레이 주식회사 터치센서 일체형 표시장치
KR101874424B1 (ko) * 2011-09-05 2018-07-06 삼성디스플레이 주식회사 표시 장치용 배향막, 표시 장치용 배향막을 포함하는 액정 표시 장치, 표시 장치용 배향막 처리 방법 및 처리 장치
JP2014021196A (ja) 2012-07-13 2014-02-03 Japan Display Inc 液晶表示装置
JP6063710B2 (ja) * 2012-10-30 2017-01-18 株式会社ジャパンディスプレイ 液晶表示装置
TWI487988B (zh) * 2013-05-22 2015-06-11 Au Optronics Corp 液晶顯示面板
CN103543563B (zh) * 2013-10-23 2016-01-20 南京中电熊猫液晶显示科技有限公司 一种高开口光配向像素结构
CN104142593B (zh) * 2014-07-16 2017-01-25 京东方科技集团股份有限公司 阵列基板及显示装置
CN104880876A (zh) * 2015-06-18 2015-09-02 京东方科技集团股份有限公司 阵列基板、阵列基板的数据线开路修复方法以及显示装置
CN104914640A (zh) * 2015-06-26 2015-09-16 合肥鑫晟光电科技有限公司 一种阵列基板及其制作方法、显示面板、显示装置
CN105867033B (zh) * 2016-06-13 2019-06-14 厦门天马微电子有限公司 阵列基板以及液晶显示面板
CN106249498B (zh) 2016-10-18 2019-07-16 深圳市华星光电技术有限公司 一种像素结构及液晶显示面板
CN107357105A (zh) 2017-09-05 2017-11-17 京东方科技集团股份有限公司 一种阵列基板、显示面板、显示装置

Patent Citations (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH10142578A (ja) * 1996-11-15 1998-05-29 Furontetsuku:Kk アクティブマトリックス型液晶表示装置
JP2002318553A (ja) * 2001-04-20 2002-10-31 Toshiba Corp 自己発光型表示装置
JP2005208346A (ja) * 2004-01-22 2005-08-04 Seiko Epson Corp 電気光学装置及び電子機器
JP2006030635A (ja) * 2004-07-16 2006-02-02 Sony Corp 表示装置
JP2006113110A (ja) * 2004-10-12 2006-04-27 Seiko Epson Corp 電気光学装置及び電子機器
JP2008209864A (ja) * 2007-02-28 2008-09-11 Hitachi Displays Ltd 有機ｅｌ表示装置
JP2014222368A (ja) * 2007-12-21 2014-11-27 株式会社半導体エネルギー研究所 表示装置
JP2010085695A (ja) * 2008-09-30 2010-04-15 Toshiba Mobile Display Co Ltd アクティブマトリクス型表示装置
JP2011123184A (ja) * 2009-12-09 2011-06-23 Sony Corp 表示装置及び表示装置の製造方法、並びに、表示装置の駆動方法
US20160320675A1 (en) * 2015-04-29 2016-11-03 Samsung Display Co., Ltd. Liquid crystal display device

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