JP2006030635A

JP2006030635A - 表示装置

Info

Publication number: JP2006030635A
Application number: JP2004209889A
Authority: JP
Inventors: Masumitsu Ino; 益充猪野; Hiroshi Fujimura; 寛藤村
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 2004-07-16
Filing date: 2004-07-16
Publication date: 2006-02-02

Abstract

【課題】信号線や走査線からの寄生容量を介しての容量素子への飛び込み電位の進入を防止することができ、これによりクロストーク等の表示不良を防止することが可能なアクティブマトリックス型の表示装置を提供する。
【解決手段】基板１０１上に複数行の走査線１と複数列の信号線２とがマトリックス状に配線され、これらの各交差部に画素電極と当該画素電極を駆動するための画素回路とを備えた画素部が設けられた表示装置において、画素回路を構成する容量素子（保持容量Ｃｓ、オフセット容量Ｃoff）を覆う状態で、走査線１および信号線２に対して電界シールドとなる金属パターン１０６を配置した。この金属パターン１０６は、定電位の直流電源に接続されている。
【選択図】図１

Description

本発明は、絶縁基板上に形成した薄膜トランジスタにより画素駆動を行うアクティブマトリクス型の表示装置に関し、特には薄膜トランジスタを備えた画素回路内に寄生容量効果を介しての飛び込み電位が進入することを防止するための発明である。

有機ＥＬ表示装置や液晶表示装置等の表示装置のうち、アクティブマトリックス型の表示装置においては、画素毎に薄膜トランジスタや容量素子を備えた画素回路が設けられ、この画素回路によって画素電極の駆動が行われる。

このようなアクティブマトリックス型の表示装置では、基板上に複数行分の走査線と電源線とが交互に配線され、これらに直交する状態で複数列分の信号線が配線されている。そして、各走査線と信号線との交差部にはそれぞれ画素部が配置されており、各画素部には、走査線および信号線に隣接する位置に画素回路を構成する薄膜トランジスタや容量素子が設けられている。また、各画素部において画素回路に接続される画素電極は、走査線、信号線、さらには画素回路を覆う層間絶縁膜上に設けられており、層間絶縁膜に形成された接続孔を介して画素回路に接続されている。

尚、画素回路を構成する薄膜トランジスタや容量素子は、同一の半導体層をパターニングすることによって形成され、これによって製造工程の簡略化を図っている（以上下記特許文献参照）。

以上のような構成のアクティブマトリックス型の表示装置のうち、有機電界発光素子（有機ＥＬ素子）を用いた有機ＥＬ表示装置においては、上記各画素電極をアノード電極（またはカソード電極）とし、この上部に有機層を介してカソード電極（またはアノード電極）を積層してなる有機ＥＬ素子が、層間絶縁膜上の各画素部に設けられている。

特開平７−３３３６５１号公報

しかしながら、上述した構成のアクティブマトリックス型の表示装置においては、信号線や走査線に近接して薄膜トランジスタや容量素子が配置されている。このため、信号線や走査線と、薄膜トランジスタや容量素子を構成する導電層との間には、寄生容量が発生する。そして、走査線や信号線にパルス信号が印加されることにより、寄生容量に周期的な電位変動が生じ、この寄生容量の電位変動によって容量素子に飛び込み電位が侵入する。このような容量素子への飛び込み電位により、この画素回路に接続された画素電極に対する入力電位が変動し、この入力電位の変動がクロストークと呼ばれる表示不良を引き起こす要因になっている。

特に、薄膜トランジスタを構成する半導体層がアモルファスシリコンからなる場合、容量素子を構成する上部電極または下部電極の一方もアモルファスシリコンで構成されることになるが、アモルファスシリコンは抵抗値が高いため、外部からの高周波で変動する電位に由来する速い飛び込み電位を放電する時間を確保することができない。従って、この飛び込み電位が、容量素子における周期的な電位変動となって出現し、上記クロストークが発生し易くなる。尚、半導体層がポリシリコンからなる場合であっても、金属材料と比較して抵抗値が高いため、同様の問題が生じる。

そこで本発明は、アクティブマトリックス型の表示装置において、信号線や走査線からの寄生容量を介しての容量素子への飛び込み電位の進入を防止することができ、これによりクロストーク等の表示不良が発生することがなく、優れた表示品位を達成することが可能な構成を提供することを目的としている。

このような目的を達成するための本発明の表示装置は、基板上に複数行の走査線と複数列の信号線とがマトリックス状に配線され、これらの各交差部に画素電極と当該画素電極に接続された画素回路とを備えた画素部が設けられた表示装置において、画素回路を構成する容量素子の周辺に、走査線および信号線に対して電界シールドとなる金属パターンが配置されていることを特徴としている。

このような構成の表示装置では、走査線や信号線にパルス信号が印加されることによって急激に変動する電界が画素内に生じた場合であっても、金属パターンが電界シールドとなり容量素子に対しての電界の影響が小さく抑えられる。これにより、容量素子に対する飛び込み電位の侵入が防止される。

したがって、本発明の表示装置によれば、画素回路を構成する容量素子が安定した電位に保たれ、この画素回路に接続された画素電極に安定した画像電位を供給することが可能になる。この結果、クロストークの発生が防止され表示品位の向上を図ることが可能になる。

次に、本発明の表示装置の実施形態を図面に基づいて詳細に説明する。ここでは、本発明をアクティブマトリックス型の有機ＥＬ表示装置に適用した実施の形態を説明する。

本実施形態の表示装置は、従来の技術で説明した液晶表示装置と同様に、複数行の走査線と複数列の信号線とがマトリックス状に配線され、これらの各交差部に画素部が設けられたものである。まず、図１に基づいて実施形態の表示装置の要部構成を説明するのに先立ち、本実施形態が適用される画素回路の回路構成とこの画素回路を用いた表示駆動を図３および図４に基づいて説明する。尚、以下の実施形態においては、薄膜トランジスタがｐチャンネル型である場合を例示するが、薄膜トランジスタはｎチャンネル型であっても良い。

＜画素回路＞
図３は、本発明が適用される表示装置（有機ＥＬ表示装置）の画素回路の一例を示す回路図である。この図に示す画素回路ａにおいては、走査線１にゲートを接続させ、信号線２にソースを接続させた状態で、書き込み走査用の薄膜トランジスタ（書込トランジスタ）ＴｒＡが設けられている。この書込トランジスタＴｒＡのドレインとアノード電源線３との間には、保持容量Ｃｓが設けられている。また、アノード電源線３と有機ＥＬ素子ＥＬとの間には、書込トランジスタＴｒＡと保持容量Ｃｓとの間にゲートを接続させた状態で、有機ＥＬ素子駆動用の薄膜トランジスタ（画素トランジスタ）ＴｒＢが設けられている。そして、有機電界発光素子（以下、有機ＥＬ素子）ＥＬは、画素トランジスタＴｒＢのドレインにアノード電極を接続させ、定電位電源であるカソード電源線４にカソード電極を接続させた状態で配置されている。

またこの画素回路ａには、画素トランジスタＴｒＢの閾値Ｖthをキャンセルするためのオフセット回路ａ１が設けられている。すなわち、書込トランジスタＴｒＡのドレインと画素トランジスタＴｒＢのゲートの間には、閾値Ｖｔｈをオフセットするためのオフセット容量Ｃoffが設けられている。また、書込トランジスタＴｒＡのドレインと画素トランジスタＴｒＢのソースとの間には、ＡＺ（Auto Zero Scan Gate Line）配線５にゲートを接続させた第１トランジスタＴｒ１が設けられている。そして、オフセット容量Ｃoffと画素トランジスタＴｒＢのゲートとの間には、ソースを初期化電源線６に接続させゲートをＡＺ配線５に接続させた第２トランジスタＴｒ２が設けられている。さらに、画素トランジスタＴｒＢとアノード電源線３との間には、ゲートをＤＳ（Drive Scan Gate Line）配線７に接続させた第３トランジスタＴｒ３が設けられている。

以上のような構成の画素回路ａにおいては、信号線２から入力されたＶdata信号が、走査線１からのＷＳ信号によって制御された書込トランジスタＴｒＡの動作により、保持容量Ｃｓに蓄積される。そして、保持容量Ｃｓに蓄積された電荷量に依存して画素トランジスタＴｒＢが動作し、有機ＥＬ素子ＥＬに所定流量の電流が流れて発光が生じる。

また、以上のようなＷＳ信号による書き込み動作に先立ち、第３トランジスタＴｒ３をＯＦＦにした状態で、ＤＳ配線７ＡＺ配線５からＡＺ（Auto Zero）信号を入力すると、第１トランジスタＴｒ１と第２トランジスタＴｒ２とが同時にＯＮとなり、画素トランジスタＴｒＢのソースとゲートとが短絡し、画素トランジスタＴｒＢのＶth分のオフセット電荷がオフセット容量Coffに初期注入される。これにより、薄膜トランジスタが、低温ポリシリコンやアモルファスシリコンで構成されている場合、画素トランジスタＴｒＢの閾値Ｖthにバラツキが生じた場合であっても、次の書き込み動作の際に、画素トランジスタＴｒＢの閾値Ｖthがキャンセルされ、信号線２から入力されたＶdata信号に忠実な電流変換を可能としている。

図４には、このような画素回路を有する１つの画素分の駆動を示す１フレーム期間分のタイミングチャート図を示した。この図に示すように、１フレーム期間のはじめに、ＤＳ信号をＯＦＦにした状態で、ＡＺ信号の入力により画素トランジスタＴｒＢのＶth分のオフセット電荷をオフセット容量Coffに初期注入しておく。その後、ＤＳ信号によって第３トランジスタＴｒ３をＯＮ状態にし、ＷＳ信号による書き込み動作を行う。尚、このような第３トランジスタＴｒ３を設けた画素回路ａ１においては、第３トランジスタＴｒ３をＯＦＦ状態とすることによりに、１フレーム期間中に非発光時間を設けてフリッカを防止することもできる。

＜要部レイアウト＞
図１（１）は、上記構成の画素回路ａにおける要部、すなわち走査線１と信号線２とが交差する付近のレイアウトを示す平面図である。また、図１（２）は、図１（１）の平面図におけるＡ−Ａ’断面図を示す。

これらの図（主に平面図）に示すように、上述した画素回路においては、絶縁性の基板１０１上に、走査線１と平行にＡＺ配線５とＤＳ配線７とが配線され、信号線２と平行にアノード電源配線３と初期化電源線６とが配線されている。そして、ここでの図示を省略したが、走査線１、ＡＺ配線５、およびＤＳ配線７に対して一部を積層させた状態で、薄膜トランジスタ（ＴｒＡ、ＴｒＢ、…）が配置されている。そして、走査線１、ＡＺ配線５、およびＤＳ配線７の脇で、かつアノード電源線３と、信号線２および初期化電源線６とに挟まれた位置に、これらの配線に隣接して保持容量Ｃｓとオフセット容量Ｃoffとが配置されている。保持容量Ｃｓとオフセット容量Ｃoffとは、１０ｆＦ〜１０００ｆＦと非常に微少な容量で設計されている。

上記保持容量Ｃｓとオフセット容量Ｃoffは、基板１０１上に設けられた下部電極１０２と、この下部電極１０２を覆う誘電体膜１０３（断面図のみに図示）と、誘電体膜１０３を介して下部電極１０２上に設けられた上部電極１０４とで構成されている。このような構成の保持容量Ｃｓおよびオフセット容量Ｃoffは、この基板１０１上に設けられる薄膜トランジスタ（ＴｒＡ、ＴｒＢ、…）と同一層を用いて構成されている。

このため、薄膜トランジスタ（ＴｒＡ、ＴｒＢ、…）が、ボトムゲート型である場合（図１に示した例）においては、下部電極１０２は、薄膜トランジスタのゲート電極を構成する金属層をパターニングしてなり、例えばモリブデン（Ｍｏ）からなる。また、上述した走査線１、ＡＺ配線５，ＤＳ配線７も、これと同一層で構成されることになる。そして、誘電体膜１０３はゲート絶縁膜と同一層で構成される。さらに上部電極１０４は、ｎ型またはｐ型の不純物を含有する半導体層をパターニングしてなる。尚、薄膜トランジスタ（ＴｒＡ、ＴｒＢ、…）が、トップゲート型である場合には、図２の平面図および断面図に示すように、下部電極１０２が半導体層からなり、上部電極１０４が金属層からなる。

このような保持容量Ｃｓおよびオフセット容量Ｃoffが設けたれた基板１０１の上方は、層間絶縁膜１０５（断面図のみに図示）で覆われており、この層間絶縁膜１０５上に、信号線２、アノード電源線３、および初期化電源線６が配線されて、これらの配線と共に本実施形態に特有の構成である金属パターン１０６が配置されている。

この金属パターン１０６は、走査線１や信号線２、さらにはＡＺ配線５やＤＳ配線７のように、信号がパルス送信する配線に対して、保持容量Ｃｓおよびオフセット容量Ｃoffを保護するための電界シールドとなるものである。このため、金属パターン１０６は、保持容量Ｃｓやオフセット容量Ｃoffの上方を十分に覆っている必要がある。特に、保持容量Ｃｓおよびオフセット容量Ｃoffを構成する半導体層の上部を完全に覆うことが好ましい。したがって、図１に示したボトムゲート型の例においては、半導体層からなる上部電極１０４の上方を、下部電極１０２の下方に配置されているフリンジ部分ｂまで、完全に覆う状態で金属パターン１０６が配置されることが好ましく、最も好ましくは金属材料からなる下部電極１０２も含めて容量素子Ｃｓ，Ｃoffを構成する下部電極１０２および上部電極１０４の上方を完全に覆うことが好ましい。これは、図２に示したトップゲート型の例、すなわち下部電極１０２が半導体層からなる場合も同様である。ただし、レイアウト上の問題から半導体層からなる電極の上部を完全に覆うことができない場合であっても、できるだけ広い面積で半導体層からなる電極の上部を覆うことが好ましい。

また、この金属パターン１０６は、定電位の直流電源に接続されていることとする。このためここでは、この金属パターン１０６をアノード電源線３から延設させた構成とした。そして、容量素子Ｃｓ，Ｃoffを覆う層間絶縁膜１０５に設けられた接続孔１０５ａを介して、金属パターン１０６と一体形成されたアノード電源線３が容量素子Ｃｓ，Ｃoffに接続されている。この接続状態は、図１に示したボトムゲート型の例においては、半導体層からなる上部電極１０４にアノード電源線３を接続させる一方、図２に示したトップゲート型の例においては、半導体層からなる下部電極１０２にアノード配線３を接続させる。尚、金属パターン１０６は、定電位の直流電源に接続されていれば良いため、アノード電源線３に接続されている構成に限定されることはなく、初期化電源線６や、ここでは図示されないさらに上層に設けられたカソード電源線、さらにはその他の定電位の直流電源に接続されていても良い。

さらに、この金属パターン１０６は、導電性の良好な金属材料で構成されることが好ましく、アノード電源線３から延設させた構成としたことにより、信号線２、アノード電源線３、および初期化電源線６と同一層で構成されている。尚、このような金属パターン１０６の構成材料としては、例えばアルミニウム（Ａｌ）を主成分とし、シリコン（Ｓｉ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、マグネシウム（Ｍｇ）、銀（Ａｇ）、銅（Ｃｕ）、クロム（Ｃｒ）、鉄（Ｆｅ）、サマリウム（Ｓｍ）等を適宜比率で混ぜた合金が好ましく用いられる。

＜画素表示部分の構成＞
図５は、上記構成の画素回路を備えた各画素部における画素表示部の断面図である。

この図に示すように、上記構成の画素回路が形成された基板１０１の上方には、先に説明した保持容量やオフセット容量を覆う層間絶縁膜１０５のさらに上部に、各薄膜トランジスタ（ここでは画素トランジスタＴｒＢを図示）に接続されたソース電極線１０６ｓおよびドレイン電極線１０６ｄが設けられている。これらのソース電極線１０６ｓおよびドレイン電極線１０６ｄは、上述した保持容量やオフセット容量の上部を覆う金属パターンや、信号線、さらにはアノード電源線と同一層で構成されている（図１参照）。

これらのソース電極線１０６ｓおよびドレイン電極線１０６ｄは、各薄膜トランジスタ（画素トランジスタＴｒＢ）に接続され、層間絶縁膜１０５上において配線されている。そして、これらのソース電極線１０６ｓおよびドレイン電極線１０６ｄの層を覆う状態で、さらに上層の層間絶縁膜１０７が設けられ、この層間絶縁膜１０７上に有機ＥＬ素子ＥＬが設けられている。

この有機ＥＬ素子ＥＬは、層間絶縁膜１０８に設けた接続孔１０８ａを介して画素トランジスタＴｒＢのドレイン電極線１０６ｄに接続されたアノード電極２０１を備えている。このアノード電極２０１は、画素電極としてパターニングされており、その周囲が絶縁膜パターン２０２で覆われて中央部のみが広く露出した状態となっている。また、各アノード電極２０１の露出部上には、それぞれパターニングされた状態で、少なくとも発光層を備えた有機層２０３が積層されている。この有機層２０３に設けられる発光層は、当該発光層に注入された正孔と電子との再結合によって発光を生じる有機材料からなることとする。そして、このようにパターニングされた各有機層２０３と絶縁膜パターン２０２の上方に、アノード電極２０１との間に絶縁性が保たれた状態でカソード電極２０４が配置形成されている。このカソード電極２０４は、各有機ＥＬ素子ＥＬに共通の電極として形成されている。

また、層間絶縁膜１０８上には、アノード電極２０１と同一層で、カソード電源線４がパターン形成されており、このカソード電源線４上に接してカソード電極２０４が設けられている。

図６は、基板１０１の上方におけるカソード電源線４のレイアウトを示す平面図である。この図に示すように、基板１０１の上方において画素部が並列配置される表示領域Ａには、下層に配置されるアノード電源線３に対して交差する状態でカソード電源線４が配置される。これらのアノード電源線３およびカソード電源線４は、それぞれ共通のバスラインとして配線されており、アノード電源線３とカソード電源線４とが交差する部分に各画素部が設けられている。尚、この表示装置がフルカラー表示されるものであれば、青（Ｂ）色の画素部と、緑（Ｇ）色の画素部と、Ｒ（赤）色の画素部とが、所定状態で交互に配列されていることとする。

この様に配線された有機ＥＬ素子ＥＬは、アノード電極２０１とカソード電極２０４との間に狭持された有機層２０３に正孔と電子とを注入することにより、有機層２０３の発光層部分において発光が生じる構成となっている。尚、この表示装置が、カソード電極２０４側から発光光ｈを取り出す上面発光型（いわゆるトップエミッション型）である場合、カソード電極２０４は光透過性の高い材料を用いて構成されることとする。一方、この表示装置が、基板１０１側から発光光ｈを取り出す透過型（いわゆるボトムエミッション型）である場合、基板１０３およびアノード電極２０１は光透過性の高い材料を用いて構成されることとする。

以上説明した構成の表示装置では、図１を用いて説明したように、画素回路を構成する保持容量Ｃｓおよびオフセット容量Ｃoffを、直流電源線であるアノード電源線３に接続させた構成としている。このため、これらの容量素子Ｃｓ、Ｃoffの近接する走査線１、信号線２、ＡＺ配線５、およびＤＳ配線７から、図４を用いて説明したように各信号がパルス的に印加された場合であっても、この金属パターン１０６が電界シールドとなり、上記パルス信号に起因する電界が容量素子Ｃｓ、Ｃoffに大きな影響を及ぼすことを防止できる。

特に、容量素子Ｃｓ、Ｃoffを構成する半導体層１０２と、これらの容量素子Ｃｓ、Ｃoffに近接して配置される各配線との間には寄生容量が発生するが、半導体層１０２の上方が十分に金属パターン１０６で覆われているため、この寄生容量に対して上記パルス信号に起因する電界が影響を及ぼすことが防止され、この寄生容量を介しての容量素子Ｃｓ、Ｃoffに対する飛び込み電位の侵入が防止される。

したがって、本発明の表示装置によれば、１０ｆＦ〜１０００ｆＦと非常に微少な容量で設計された容量素子Ｃｓ，Ｃoffが、周辺の配線にパルス的（交流的）に印加される信号に影響されることなく安定した電位に保たれ、この画素回路に接続された有機ＥＬ素子のアノード電極（画素電極）に安定した画像電位を供給することが可能になる。この結果、走査線１、信号線２、ＡＺ配線５、およびＤＳ配線７等に沿って、階調不良が生じるクロストークの発生が防止され、表示品位の向上を図ることが可能になる。

また本実施形態においては、図３に示したように、もともと保持容量Ｃｓおよびオフセット容量Ｃoffが接続されたアノード電源線３から金属パターン１０６を延設し、図１に示したように、この金属パターン１０６で保持容量Ｃｓとオフセット容量Ｃoffの上部を覆った。このため、この金属パターン１０６が積層されている部分も容量素子の一部とすることができる。したがって、保持容量Ｃｓおよびオフセット容量Ｃoffにおける単位面積あたりの容量を増加させることが可能である。これにより、保持容量Ｃｓおよびオフセット容量Ｃoffの専有面積を縮小し、画素部における開口面積を広くすることができる。そして、有機ＥＬ素子に印加する電流を増加させずに高輝度化が可能となる。さらに、輝度を一定とした場合には、有機ＥＬ素子に流す電流を下げることが可能となるため、有機ＥＬ素子の長寿命化を図ることが可能になる。

以上説明した実施形態においては、図１を用いて説明したように、保持容量Ｃｓとオフセット容量Ｃoffの上部を覆う金属パターン１０６を、アノード電源線３に接続させた構成を説明した。しかしながら、先にも述べたように、金属パターン１０６は、定電位の直流電源に接続されていれば良いため、初期化電源線６や、図５を用いて説明したカソード電源線４に接続させた構成でも良い。

ただし、金属パターン１０６を初期化電源線６に接続させる場合には（図１参照）、アノード電源線３と保持容量Ｃｓおよびオフセット容量Ｃoffとの接続を維持した状態で、保持容量Ｃｓおよびオフセット容量Ｃoffを覆う金属パターン１０６と、アノード配線３とを分離する。そして、金属パターン１０６を初期化電源線６から延設された状態にパターン形成する。

また、図５を用いて説明したカソード電源線４に対して、図１を用いて説明した金属パターン１０６を接続させる場合には、アノード電源線３と保持容量Ｃｓおよびオフセット容量Ｃoffとの接続を維持した状態で、保持容量Ｃｓおよびオフセット容量Ｃoffを覆う金属パターン１０６と、アノード配線３とを分離する。そして、これらを覆う層間絶縁膜、すなわち図５に示した層間絶縁膜１０８に接続孔を形成し、この接続孔を介して金属パターン１０６とカソード電源線４とを接続させる。

さらに上述した実施形態においては、有機ＥＬ素子ＥＬの構成として、基板１０１側から順にアノード電極２０１、有機層２０３、カソード電極２０４を配置した構成を説明した。しかしながら、有機ＥＬ素子ＥＬは、この積層順を逆にした構成であっても良い。この場合、有機ＥＬ素子ＥＬのカソード電極が画素トランジスタＴｒＢに接続された構成となり、上述したアノード電源線とカソード電源線とを逆に読み替えることとする。

また、上述した実施形態においては、図３を用いて説明した画素回路ａを有する表示装置に本発明を適用した構成を説明した。しかしながら本発明は、例えば図３の画素回路ａからオフセット回路ａ１を除き、図７に示す様な画素回路を有する表示装置にも適用可能であり、上述した実施形態の表示装置と同様にクロストークを防止する効果を得ることができる。

さらに、上述した実施形態においては、有機ＥＬ素子を用いた有機ＥＬ表示装置に本発明を適用した場合を例示したが、本発明はアクティブマトリックス駆動の表示装置において、画素回路が容量素子を有する構成に広く適用可能であり、同様の効果を得ることが可能である。

本実施形態の表示装置における要部構成（ボトムゲート型）を説明するための図である。本実施形態の表示装置における要部構成（トップゲート型）を説明するための図である。実施形態の表示装置における画素回路を示す回路図である。１画素分の表示を示すタイミングチャートである。本実施形態の表示装置の各画素部における画素表示部の断面図である。アノード電源線およびカソード電源線のレイアウトを示す平面図である。本発明が適用される表示装置の他の画素回路例である。

符号の説明

１０１…基板、１…走査線、２…信号線、３…アノード電源線（直流電源線）、４…カソード電源線（直流電源線）、５…ＡＺ配線、６…初期化電源線（直流電源線）、７…ＤＳ配線、１０５…層間絶縁膜（絶縁膜）、１０６…金属パターン、２０１…アノード電極（画素電極）、ａ…画素回路、Ｃｓ…保持容量（容量素子）、Ｃoff…オフセット容量（容量素子）、ＥＬ…有機ＥＬ素子（有機電界発光素子）

Claims

基板上に複数行の走査線と複数列の信号線とがマトリックス状に配線され、これらの各交差部に画素電極と当該画素電極を駆動するための画素回路とを備えた画素部が設けられた表示装置において、
前記画素回路を構成する容量素子の周辺に、前記走査線および信号線に対して電界シールドとなる金属パターンが配置されている
ことを特徴とする表示装置。
請求項１記載の表示装置において、
前記金属パターンは、絶縁膜を介して前記容量素子の上部を覆う状態で設けられている
ことを特徴とする表示装置。
請求項２記の表示装置において、
前記金属パターンは、前記容量素子を構成する上部電極および下部電極の上方を完全に覆う状態で設けられている
ことを特徴とする表示装置。
請求項１記載の表示装置において、
前記金属パターンは、前記画素回路を構成する配線と同一層で構成されている
ことを特徴とする表示装置。
請求項１記載の表示装置において、
前記金属パターンは、定電位の直流電源に接続されている
ことを特徴とする表示装置。
請求項１記載の表示装置において、
前記各画素部には、前記画素電極を用いた有機電界発光素子が設けられている
ことを特徴とする表示装置。