JP2007128049A - 表示パネル - Google Patents

Abstract

【課題】ＥＬパネルの各ＥＬ素子に均一な電力を供給する。
【解決手段】ＥＬ素子に電力を供給する駆動電流配線が、表示領域内に配置される枝配線の他に、表示領域の周辺部の２辺以上に沿って、枝配線２０よりも断面積の大きい幹配線２６，２８（７２，７４）を備える。幹配線を、表示領域を囲うように配置することで、電源端子から画素までの駆動電源配線の経路のうち、幹配線の割合を高める。これにより、駆動電源の電圧降下を小さくし、ＥＬパネルの各ＥＬ素子へ均一な電力供給を実現する。
【選択図】図２

Description

本発明は、複数の画素がマトリクス配置された表示パネル、特に、各画素の表示素子に電力を供給する配線に関する。

電流駆動型表示素子として、自発光型のエレクトロルミネッセンス（ＥＬ）素子、特に発光層に有機発光材料を用いた有機ＥＬ素子が知られている。また、各画素に画素トランジスタ（薄膜トランジスタ：ＴＦＴ）を設け、このトランジスタによって画素毎に表示素子を制御するいわゆるアクティブマトリクス型の表示装置は、高品質の表示を実現する上で有利であり、表示素子として、上記ＥＬ素子を採用したアクティブマトリクス型表示装置の開発も進められている。

図９は、アクティブマトリクス型ＥＬ表示装置の１画素当たりの等価回路の一例を示している。表示装置の水平走査方向（行方向）にゲートラインＧＬが、また垂直走査方向（列方向）にはデータラインＤＬおよび電源ラインＰＬが設けられている。各画素は、ｎチャネル型薄膜トランジスタからなる選択トランジスタＴｓ、保持容量Ｃｓ、ｐチャネルの素子駆動トランジスタＴｄ、有機ＥＬ素子５５を有する。選択トランジスタＴｓは、そのドレインが垂直走査方向に並んだ各画素にデータ信号を供給するデータラインＤＬに接続され、そのゲートは水平走査方向に並んだ画素を選択するゲートラインＧＬに接続され、さらにソースは、素子駆動トランジスタＴｄのゲートに接続されている。

また、素子駆動トランジスタＴｄは、そのソースが電源ラインＰＬに接続され、ドレインは有機ＥＬ素子５５のアノードに接続されている。なお、この有機ＥＬ素子５５のカソードは、各画素共通に形成されたカソード電源ＣＶに接続されている。また、素子駆動トランジスタＴｄのゲートおよび選択トランジスタＴｓのソースとの間には、保持容量Ｃｓの一方の電極が接続され、その保持容量Ｃｓの他方の電極は、例えばグランドや、電源ラインなどの一定電圧の電源に接続されている。

このような回路において、選択信号が出力されて、ゲートラインＧＬがＨｉｇｈレベルになると、選択トランジスタＴｓがオンし、データラインＤＬのデータ信号が、選択トランジスタＴｓを介して保持容量Ｃｓに供給されるとともに、素子駆動トランジスタＴｄのゲートに供給され、素子駆動トランジスタＴｄが、そのゲート信号電圧に応じた駆動電流を電源ラインＰＬより有機ＥＬ素子５５に供給し、ＥＬ素子５５は、この駆動電流に応じた輝度で発光する。なお、保持容量Ｃｓが供給されたデータ信号に応じた電荷を保持することで、素子駆動トランジスタＴｄのゲート電圧が、一定期間データ信号に応じた電圧に維持される。したがって、ゲートラインＧＬがＬｏｗレベルになっても、保持容量Ｃｓの保持電圧により素子駆動トランジスタＴｄが動作して駆動電流の供給が維持され、有機ＥＬ素子５５の発光が継続される。

図１０は、下記特許文献１に開示された有機ＥＬ表示パネル１００の概略構成を示す平面図である。この図において、一番外側の実線は透明のパネル基板１０２を示す。また、パネル基板１０２には、その中央やや上側に、上述の画素がマトリクス状に配置された破線で示す表示領域１０４が設けられている。表示領域１０４の外側で、パネルの水平走査方向に沿った辺の一方（ここでは上辺側）には、データラインＤＬにデータ信号を出力する水平走査駆動回路（以下、Ｈ系ドライバと記す）１０６が形成されている。また、パネルの水平走査方向に沿った辺の他方（ここでは下辺側）には、パネル１００にデータ信号や、各種タイミング信号、電源などを供給するための外部接続端子Ｔが設けられている。表示領域１０４の外側で、パネルの垂直走査方向に沿った左右の辺には、ゲートラインＧＬに順次選択信号（ゲート信号）を出力する垂直走査駆動回路（以下、Ｖ系ドライバと記す）１０８が形成されている。なお、これらのドライバ１０６，１０８は、各画素に形成された画素トランジスタと同時に作り込まれた薄膜トランジスタなどから構成されている。

表示領域１０４内で垂直走査方向に延びる太い実線は、電源ラインＰＬを示している。個々の電源ラインＰＬは、表示領域１０４の下側の辺に沿って延びる水平方向の幅広部１１０につながり、全体で櫛歯形状になっている。幅広部１１０は更に、その中央付近で、垂直方向に延びる幅広の配線引き出し部１１２につながっている。さらに、この幅広の配線引き出し部１１２は、外部接続端子の内、対応する駆動電源端子Ｔ１に接続されている。

ここで、有機ＥＬ表示パネル１００の下辺に複数併設された外部接続端子は、上記駆動電源端子Ｔ１の他、カソード端子Ｔ２、Ｖ系ドライバ１０８にタイミング信号等を供給する端子Ｔ３、Ｈ系ドライバ１０６にタイミング信号やデータ信号を供給する端子Ｔ４などである。

特開２００１−１０２１６９号公報

各画素のＥＬ素子に素子駆動トランジスタＴｄを介して接続され、電流をＥＬ素子に供給する各電源ラインＰＬは、上記特許文献１に記載されるように、表示領域の周辺部の１辺に沿って設けられた幅広部１１０に接続され、この幅広部１１０は、やはり幅広に形成された引き出し配線１１２を介して電源端子Ｔ１に接続されている。幅広部１１０、幅広の引き出し配線１１２を採用するのは、各電源ラインＰＬに対してできるだけ少ない電力損失にて、駆動電流を供給するためである。しかし、各ＥＬ素子に接続された表示領域内の電源ラインＰＬについては、端子Ｔ１からの配線距離が長くなるほどその配線抵抗によって発生する電圧降下が大きくなる。このため、電源端子Ｔ１からの配線距離が長い位置にある画素のＥＬ素子ほど、短い位置にある画素のＥＬ素子と比較して発光輝度が低くなってしまう。すなわち、表示領域の中でＥＬ素子の発光輝度に勾配が発生し、このような表示領域内での発光輝度の差は、輝度ムラとして認識され、表示装置としての表示品質の低下が避けられない。さらに、このような発光輝度の勾配は、表示パネル面積が大きくなるほど、また、画素数が増えて高精細化するほど顕著となり、表示装置の大型化や高精細化の妨げにつながる。

本発明は、表示素子に供給される電力の表示領域内での均一化を図る。

本発明は、表示領域内にマトリクス状に配置された複数の画素を備える表示パネルにおいて、各画素には、電源配線から供給される電力に応じた表示動作を行う表示素子が設けられ、前記電源配線は、該表示領域内に配置され、前記表示素子に電気的に接続されて該表示素子に電力を供給する複数の枝配線と、該表示領域の周辺部に配置され、前記複数の枝配線に電気的に接続された幹配線と、を有し、前記表示領域の周辺部の少なくとも２辺に沿って、前記幹配線が形成されており、前記幹配線の配線幅は、前記枝配線の配線幅よりも太い。

本発明の他の態様では、表示領域内にマトリクス状に配置された複数の画素を備える表示パネルにおいて、各画素には、電源配線から供給される電力に応じた表示動作を行う表示素子が設けられ、前記電源配線は、該表示領域内に配置され、前記表示素子に電気的に接続されて該表示素子に電力を供給する複数の枝配線と、該表示領域の周辺部に配置され、前記複数の枝配線に電気的に接続された幹配線と、を有し、前記表示領域の周辺部の少なくとも３辺に沿って、前記幹配線が形成されている。また、この表示パネルにおいて、前記表示領域の周辺部の少なくとも２辺で、前記幹配線の配線幅は、前記枝配線の配線幅よりも太くすることができる。

本発明の他の態様では、表示領域内にマトリクス状に配置された複数の画素を備える表示パネルにおいて、各画素には、電源配線から供給される電力に応じた表示動作を行う表示素子が設けられ、前記電源配線は、該表示領域内に配置され、前記表示素子に電気的に接続されて該表示素子に電力を供給する複数の枝配線と、該表示領域の周辺部に配置され、前記複数の枝配線に電気的に接続された幹配線と、を有し、前記電源配線が電気的に接続される外部接続端子は、前記表示領域の垂直走査方向に沿った第１辺に設けられ、前記幹配線は、前記第１辺から延び、少なくとも前記表示領域の水平走査方向に沿った第２辺と、前記第２辺に前記表示領域を挟んで対向する第４辺と、に沿って設けられ、前記複数の枝配線は、該第２辺及び第４辺にそれぞれ接続され、かつそれぞれ垂直走査方向に沿って形成されている。

本発明の他の態様では、前記幹配線は、前記表示領域の周辺部において、前記外部接続端子の設けられた前記第１辺と前記表示領域を挟んで対向する第３辺にも設けられ、前記第１辺に配置された前記幹配線の断面積よりも前記第３辺に配置された前記幹配線の断面積が大きい。

上記表示パネルにおいて、前記電源配線が電気的に接続される外部接続端子は、前記表示領域の垂直走査方向に沿った第１辺に設けられ、前記幹配線は、少なくとも前記第１辺から前記表示領域の水平走査方向に沿った第２辺に沿って設けられ、該第２辺から垂直走査方向に向かって前記複数の枝配線が設けられている。

本発明の他の態様では、上記表示パネルにおいて、前記幹配線は、前記表示領域の周辺部において、前記外部接続端子の設けられた前記第１辺と前記表示領域を挟んで対向する第３辺と、前記第２辺と前記表示領域を挟んで対向する第４辺にも設けられ、前記第１辺に配置された前記幹配線の断面積よりも前記第３辺に配置された前記幹配線の断面積が大きい。

本発明の他の態様では、前記幹配線の断面積が前記枝配線の断面積より大きい。この幹配線は、前記表示領域の周辺部の４辺に沿って配置してもよく、前記幹配線は表示領域の全周を囲って配置してもよい。

さらに、前記表示素子は、例えば、電流駆動型のエレクトロルミネッセンス素子が採用できる。

本発明の他の態様では、上記表示パネルにおいて、前記幹配線は、前記枝配線と同時に形成され同一材料からなる第１配線層の他に、該第１配線層とは別に形成され、該第１配線層に電気的に接続された第２配線層を備える。

本発明の他の態様では、上記表示パネルにおいて、前記表示素子は、画素毎に個別の下部電極と、各画素で共通の上部電極とを有し、前記第２配線層は、前記上部電極と同時に形成され、同一材料から構成されている。また、この第２配線層としては、前記表示領域の周辺領域において、前記第１配線層の上に形成された絶縁層のさらに上層に形成された層を用いることができる。

表示領域に設けられて各画素の表示素子に電気的に接続された枝配線とは別に、表示領域の周辺部の少なくとも２辺以上に、枝配線に電気的に接続された幹配線を設けることにより、表示パネル全体として電源配線の配線抵抗を低減することができる。また、表示領域の周辺部に幹配線を設けることで、画素ピッチなどに制約されず、幹配線の線幅や、断面積などを増やすことができる。

例えば、この幹配線を表示領域の周辺部の複数辺に沿って配置することにより、外部接続端子から、表示領域内の一端から枝配線を経由して電力が各表示素子に供給されるだけでなく、表示領域の周辺部を回り込むように幹配線を経由して枝配線の他端側からも電力が供給される。よって、画素領域を１方向に配置される場合の枝配線であってもその両端部の電圧値を近づけることが可能となる。

さらに、表示領域の周辺部の複数辺に対して幹配線が設けられる場合に、電源配線が電気的に接続される外部接続端子に近い辺より遠い辺の配線幅、断面積を大きくすることで、電圧降下が大きくなる端子からの遠距離側で配線抵抗を下げ、電圧降下を小さくすることができる。つまり、外部電源端子から画素までの駆動電源配線の経路のうち、配線抵抗の低い幹配線の割合を高めることができ、電圧降下を小さくすることができる。

また、幹配線として、枝配線と同時に形成され同一材料からなる第１配線層の他に、第１配線層とは別に形成され、第１配線層に電気的に接続された第２配線層を設けることで、パネル平面方向での面積を抑制しながら、幹配線としての断面積を増やすことができる。よって、表示面積を減らさずに電源配線の配線抵抗の低減を図ることができる。

（実施形態１）
以下、本発明の実施形態を、図面に従って説明する。図１は、本実施形態に係る表示装置として、各画素にＥＬ素子とこれを駆動する薄膜トランジスタを備えるアクティブマトリクス型ＥＬ表示装置１０のパネル部分の概略構成を示す。パネル基板１２は、例えばガラスやプラスチックなどの絶縁基板が用いられ、このパネル基板１２上の表示領域１４には、複数の画素がマトリクス状に配置されている。表示領域１４のマトリクスの水平走査（行）方向には、行毎にゲートライン１６（ＧＬ）が設けられ、各ゲートライン１６に順次選択信号が出力される。垂直走査（列）方向には、列毎にデータライン１８（ＤＬ）が設けられ、データ信号が出力される。また、電源ライン２０（ＰＬ）が、データライン１８と同じく列毎に設けられており、各画素の表示素子（被駆動素子）であるＥＬ素子に動作電力（ここでは特に電流）（ＰＶＤＤ）を供給する。

各画素は、概ねこれらのラインによって規定された領域に構成されており、１画素は、例えば、表示素子として有機ＥＬ素子、選択トランジスタＴｒ１、素子駆動トランジスタＴｒ２、保持容量Ｃｓを備える。

選択トランジスタＴｒ１は、ここでは、ｎチャネル型薄膜トランジスタ（ＴＦＴ）より構成され、素子駆動トランジスタＴｒ２は、ここでは、ｐチャネル型ＴＦＴより構成される。選択トランジスタＴｒ１は、そのドレインが垂直走査方向に並ぶ各画素にデータ電圧を供給するデータライン１８に接続され、ゲートが１水平走査ライン上に並ぶ画素を選択するためのゲートライン１６に接続されている。

素子駆動トランジスタＴｒ２は、ゲートが選択トランジスタＴｒ１のソースに接続され、そのソースが電源ライン２０に接続され、ドレインが有機ＥＬ素子５５の第１電極（ここでは、アノード）に接続されている。また、本実施形態では、有機ＥＬ素子５５の上記第１電極（アノード）は、各画素個別のパターンに形成され、一方の第２電極（カソード）は、各画素共通で形成され、そして、共通のカソード電源ＣＶに接続されている。また、素子駆動トランジスタＴｒ２のゲートおよび選択トランジスタＴｒ１のソースには、保持容量Ｃｓの一方電極（第１電極）が接続され、他方の電極（第２電極）は、定電圧に維持され、ここでは、電源ライン２０に接続され、電源電圧（ＰＶＤＤ）に保たれている。

なお、上記選択トランジスタＴｒ１および素子駆動トランジスタＴｒ２は、いずれも能動層には、半導体材料、例えば非晶質シリコンや、例えばレーザアニール等によって多結晶化された多結晶シリコンなどの結晶性のシリコンを用いることができる。また、結晶性シリコンを能動層に用いた場合、ゲートをマスクとして、能動層にｎ導電型不純物と、ｐ導電型不純物をそれぞれドープして、ｎチャネル型、ｐチャネル型の薄膜トランジスタを容易に形成できる。

上記結晶性シリコン薄膜トランジスタは、各画素回路だけでなく、各画素回路のトランジスタ等を順次選択、制御するための周辺駆動回路の回路素子としても用いることができる。そこで、本実施形態の有機ＥＬ表示装置１０においては、パネル基板１２上に、前述の画素用トランジスタの製造と同時に、画素用トランジスタと同様の構成の結晶性シリコン薄膜トランジスタを形成し、周辺駆動回路を内蔵している。周辺駆動回路は、ここでは、具体的にはＨ系ドライバ２２とＶ系ドライバ２４であり、図１に示されるように、Ｈ系ドライバ２２は表示領域１４の周辺の水平走査方向に沿った領域に設け、Ｖ系ドライバ２４は、表示領域１４の垂直走査方向に沿った領域に設けている。

さらに、表示領域１４の上記Ｈ系ドライバ２２と対向する辺領域（図１では、パネル基板の下辺領域）には、駆動電源ＰＶＤＤからの駆動電流を各画素に供給するための駆動電流配線の一部である駆動電流幹配線２６が配置される。前述の表示領域中に延びる各電源ライン（枝配線）２０は、この幹配線２６の形成領域まで延びて該幹配線２６と電気的に接続されており、電源ライン２０と幹配線２６とは、駆動電流配線（駆動電源配線）を構成している。本実施形態では、上記Ｈ系ドライバ２２と間に表示領域１４を挟んで対向する周辺に形成された幹配線２６だけでなく、この幹配線（以下第１幹配線）２６と対向する辺、即ち、Ｈ系ドライバ２２の形成辺にも幹配線（以下第２幹配線）２８が形成されている。より具体的には、この例では、上記第２幹配線２８には、Ｈ系ドライバ２２と表示領域１４との間に設けられており、電源ライン２０の第１幹配線２６と接続された端部と反対側の端部がそれぞれ接続されている。

ここで、本実施形態に係るＥＬ表示パネルでは、パネル内のＨ系、Ｖ系ドライバ２２，２４や、上記駆動電流配線（２０，２６，２８）等に対し、各種タイミング信号、データ信号、電源等を供給するための外部回路に接続される外部接続端子３２が、パネルの垂直走査方向に沿った対向する２辺の内の１辺に設けられている。もちろん、本実施形態は、Ｈ系ドライバ２２と対向する水平走査方向に沿った辺（図１ではパネル下辺）等、他の辺にこの外部接続端子３２が形成されている場合にも適用でき、いずれの辺に設ける場合にも、枝配線（電源ライン２０）と接続された幹配線を、２以上の複数の辺に沿って設ける。

なお、外部接続端子３２は、図１の例では、上述のようにパネル基板１２の左辺に配置され、表示領域１４を挟んでＶ系ドライバ２４と対向配置されている。また、この外部接続端子３２には、フレキシブル・プリンテッド・サーキット（以下、ＦＰＣと記す）３０が接続されており、このＦＰＣ３０を介して外部回路に接続されている。外部接続端子３２をパネル基板１２の左辺（第１辺）に設ける場合、Ｈ系ドライバ用の信号が供給されるＨ系端子からＨ系ドライバ２２への配線、Ｖ系ドライバ用の信号が供給されるＶ系端子からＶ系ドライバ２４への配線、ＰＶＤＤ端子から駆動電流幹配線２６への配線、クロック信号やスタート信号の電圧レベルをシフトするレベルシフタ（ＬＳ）、カソード電源（ＣＶ）端子から共通カソードへの引き出し配線が、いずれもパネルの第１辺に沿って配置される。

図２は、図１に示す有機ＥＬ表示装置１０のパネル部分における駆動電流配線の構成を説明する図である。前述したように、駆動電流配線の第１の幹配線２６および第２の幹配線２８は、表示領域１４周辺の水平走査方向に沿った２辺にそれぞれ設けられ、垂直走査方向に沿って延びる枝配線２０の両端が、それぞれ第１、第２の幹配線２６，２８に接続されている。

そして、本実施形態では、第１、第２の幹配線２６，２８の断面積を枝配線２０より大きく形成しており、より具体的には２倍以上大きくすることが好ましい。これらの駆動電流配線を同一の導電層をパターニングして同時に形成する場合、膜厚は共通であるから、配線の断面積の調整は、配線の幅（配線の延在方向に直交する方向の長さ）で調整する。つまり、図２のように、第１，第２幹配線２６，２８は、それぞれ枝配線２０の線幅の２倍以上の線幅で形成されている。枝配線２０は、表示領域１４内において垂直走査方向に配線されており、表示面積（開口率）の減少につながるためその線幅には制限がある。しかし、幹配線２６，２８は、表示領域の周辺部に形成するため、レイアウトの余裕の許容範囲内で幅を広げることが可能である。よって、枝配線２０の線幅が広げられずに電圧降下が発生しやすい状況であっても、この幹配線２６，２８の幅を広げることで、第１及び第２幹配線２６，２８での配線抵抗を下げ、さらに、この第１及び第２幹配線２６，２８は複数の枝配線２０に共通に接続されているため、枝配線間での電圧差と、各枝配線の端部間での電圧差を低減することが可能となる。よって、外部接続端子３２からの配線距離の長い位置にある画素に対しても配線距離の短い位置にある画素と同等の電力を対応する枝配線２０から供給することが容易となる。なお、もちろん、駆動電流配線の各部に、膜厚や材質の異なる導電層をそれぞれに用いた場合であっても、レイアウトの許容範囲内で第１、第２幹配線２６，２８の線幅はできるだけ広くすることが好適である。

図３は、本実施形態に係る駆動電流配線の他の構成例を示す。なお、上記図２と共通する部分には同一符号を付し、説明を省略する。

図３では、表示領域１４の周辺部の３以上の辺に沿って幹配線を設けた例を示しており、より具体的には、矩形の表示領域の周辺部の４辺全てに幹配線が設けられ、かつ、互いに電気的に接続されて設けられている。即ち、図２の駆動電流配線と同様にパネルの水平走査方向に沿った下辺及び上辺に沿って第１幹配線２６および第２幹配線２８が形成され、さらに、これら第１，第２の幹配線の水平走査方向の両端部をそれぞれ接続するように、表示領域１４の周辺部の垂直走査方向に沿った２辺にそれぞれ幹配線７２、７４が形成されている。外部接続端子３２は、図２と同様垂直走査方向に沿ったパネル左辺（第１辺）に設けられている。また、第１の幹配線２６は、この端子３２の一部に接続され、かつ、第１辺から延び、第２辺に沿うように設けられ、この第１の幹配線２６と対向する第４辺に沿って第２幹配線２８が設けられ、さらに、外部接続端子３２と同じ第１辺に沿って、第３の幹配線７２が設けられ、第１辺に表示領域１４を挟んで対向する第３辺に、第４幹配線７４が形成されている。

なお、第３および第４の幹配線７２，７４は、どちらか一方のみ設けるようにしてもよい。外部接続端子３２から供給される電流は、一部が第３，第４の幹配線７２，７４を通って、上辺の第２の幹配線２８に流れ、第１幹配線２６からの電流とあわせ、各枝配線２０を介して対応する画素に供給される。第３，第４の幹配線７２，７４は、第１，第２の幹配線２６，２８と同様、その断面積が枝配線２０より大きく、好適には２倍以上である。また、第３幹配線７２の線幅（断面積）よりも第４幹配線７４の線幅（断面積）が大きいことが好適である。このような関係とすることで、外部接続端子３２から遠い位置に設けられる第４の幹配線７４における電圧降下をできる限り小さくする。逆に、端子３２に非常に近い位置に第３幹配線７２を設けるが、その線幅を小さくすることで、上記第４幹配線７４側との電位差を低減する。これにより、図３の構成において、外部接続端子３２に対して最も遠い位置にある右上隅の画素に印加される電圧と、最も近い左下隅の画素に印加される電圧との電圧差を小さくすることを可能としている。また、少なくとも第４幹配線７４の断面積は、第２幹配線２８の断面積より大きく、第３の幹配線７２の断面積は、第２幹配線２８の断面積と同程度であればよく、第２幹配線２８の断面積より小さくしても良い。なお、第４幹配線７４の断面積は、第１幹配線２６と同程度かそれ以下程度に形成する。

次に、Ｈ系ドライバ２２と、表示領域１４との間に設ける第２幹配線２８の設置方法について図４を参照して説明する。

図４は、図１のＡ−Ａ線に沿った位置での表示パネルの概略断面構造を示す。なお、駆動配線パターンが図２の場合でも図３の場合でも、第２幹配線２８の形成領域の断面構造は図４と同じである。

Ｈ系ドライバ２２からは垂直走査方向に沿ってデータライン１８が延びており、このデータライン１８と、表示領域１４内で、同様に垂直走査方向に沿って形成された駆動電源配線の枝配線２０とは、同じ導電層（例えばＡｌ層）を用いて形成される。幹配線も、この枝配線２０と同じ導電層をパターニングにより同時に、かつ枝配線２０と一体的に形成することができる。この場合、Ｈ系ドライバ２２と表示領域１４との間に単純に第２幹配線２８を設けると、第２幹配線２８と、データライン１８とが短絡しないようにする必要がある。

そこで、本実施形態では、図４に示すように、Ｈ系ドライバ２２内の出力段ＴＦＴ、より正確にはデータ信号をサンプリングして出力するためのＨスイッチ用ＴＦＴのソース（又はドレイン）から延びるデータライン１８を、平面上、第２幹配線２８と交差する位置において、一端、別の導電層を交差用配線４６として用いて配線することで実現している。この交差用配線４６としては、データライン１８等を構成するＡｌ層よりも先に（下に）形成された導電層であって、画素部及びドライバ（２２，２４）のトランジスタのゲート電極（図中４４で示す）と同じ導電層を利用することで、特別な工程の追加なく、交差用配線４６を形成することができる。このゲート電極用導電層としては、Ｃｒ等の高融点金属層が採用される。

データライン１８と、第２幹配線２８との交差部分において、第２幹配線２８ではなく、データライン１８を交差用配線４６によって別層に配線することで、他の電源やデータ信号等と比較しても非常に高電圧（例えば＋１２Ｖ）が印加され、配線抵抗による電圧降下の大きい駆動電流配線経路での配線抵抗の上昇を抑制することができる。

ここで、図４に示されたパネル内に内蔵されるＴＦＴ、ＥＬ素子の構造や製造方法について簡単に説明する。ガラス等からなるパネル基板１２上には、例えばＳｉＮ膜とＳｉＯ₂膜との積層構造のバッファ層３８が形成され、この上に、非晶質状態で形成された後レーザアニール等によって結晶化された多結晶シリコン層が形成されている。この多結晶シリコン層は、主として、パネルに内蔵されるＴＦＴの能動層４０に用いられ、その他、補助容量用の電極や、部分的な配線にも利用される。結晶性シリコン層を含む基板の全面を覆って、ＳｉＯ₂膜、ＳｉＮ膜がこの順に積層されたゲート絶縁層４２が形成され、ゲート絶縁層４２の上には、上記Ｃｒ等の高融点金属層を形成し、この金属層をパターニングして、所望パターンのＴＦＴのゲート電極４４及びこれと一体のゲートライン（図１の符号１６）、そして、上記交差用配線４６が形成されている。

ゲート電極４４は、能動層４０上において、ＴＦＴのチャネル領域を形成する位置に選択的に残され、このゲート電極４４をマスクとして能動層４０に不純物をドープする。能動層４０のゲート電極４４に覆われた領域は不純物のドープされない真性チャネル領域が形成され、チャネル領域の両側のゲート電極で覆われていない領域に不純物がドープされドレイン領域、ソース領域が形成される。不純物ドープ後、基板全面を覆うように、ＳｉＮ膜、ＳｉＯ₂膜がこの順で積層された層間絶縁層４８が形成される。

次に、ＴＦＴのソース・ドレイン領域に対応する位置に、層間絶縁層４８及びゲート絶縁層４２を貫通するコンタクトホールを形成し、上述の交差用配線４６と上層のデータライン１８とのコンタクト形成位置に、層間絶縁層４８を貫通するコンタクトホールを形成する。そして、層間絶縁層４８の上に、下層から順にＭｏ、Ａｌ、Ｍｏの積層金属導電層を形成し、これをパターニングすることで、データライン１８、電源ライン（枝配線）２０及び電源ライン２０と一体の幹配線（２６，２８，７２，７４）が形成されている。なお、このＭｏ、Ａｌ、Ｍｏの積層体は、外部接続端子３２にも用いることができる。

次に、これらの配線を覆う基板全面に、例えばアクリル系樹脂などからなる絶縁材料を用いて第１平坦化絶縁層５４を形成し、これを貫通するコンタクトホールを素子駆動トランジスタＴｒ２のソース（またはドレイン）対応領域に形成する。その後、ＩＴＯ（Indium Tin Oxide）や、ＩＺＯ（Indium Zinc Oxide）などの導電性透明金属酸化層を第１平坦化絶縁層５４の上に形成し、所望形状にパターニングして、画素毎に個別パターンの画素電極（有機ＥＬ素子の第１電極）５６を形成する。なお、画素電極５６の形成と同時に、端子部で第１平坦化絶縁層５４を除去して露出させた上記Ｍｏ／Ａｌ／Ｍｏの金属端子層７８の上にも透明導電性金属酸化物層を形成しても良い。これにより、上記金属端子層を金属酸化物層８０で覆うことで、端子が外界雰囲気に曝されても表面酸化などによる接続抵抗の増大を抑制できる。

画素電極５６を形成した後、基板全体を覆うようにアクリル系樹脂などの絶縁材料からなる第２平坦化絶縁層５８を形成し、画素電極５６の形成領域ではそのエッジ部分を除き、開口し、画素電極５６の表面を露出させる。この上に有機発光材料を含む発光素子層６０を真空蒸着法などによって積層し、さらに、その上に、Ａｌや、Ａｌ合金、ＭｇＡｇ合金等を用い、これを例えば真空蒸着法により積層して各画素で共通の第２電極６２を形成する。

発光素子層６０は、少なくとも発光機能を備える有機化合物を含む発光層を備えるが、用いる化合物の機能などにより、単層構造でも多層構造でもよい。本実施形態のように第１電極５６が陽極、これに対向する第２電極６２が陰極の場合において、一例として、第１電極側から正孔注入層６０１、正孔輸送層６０２、発光層６０３、電子輸送層６０４などの積層構造を有する。

発光層以外の電荷輸送層や、注入層は、全画素共通で形成してもよい。各画素のＥＬ素子の発光色が白色で、カラーフィルタを用いてＲ，Ｇ，Ｂの光を得てフルカラー表示を行う場合、有機ＥＬ素子の発光層６０３は、真空蒸着によって形成する場合にもマスクを用いた画素毎の個別パターンとすることは不要で全画素共通で成膜できる。各画素のＥＬ素子が対応するＲ，Ｇ，Ｂの光を発光する場合には、発光色毎に異なる有機発光材料を用いる必要があり、少なくとも発光層６０３は、画素毎のパターンとする。なお、第２電極６２は、図４には示していないが、パネルの第1辺において、ＣＶ端子から引き出された共通カソード配線と接続されている。

ここで、図４の構成から分かるように、図３の第３幹配線７２は、パネルの垂直走査方向に沿った第１辺に形成されるが、第１辺においては、ＣＶ端子から引き出された共通カソード配線は、ＥＬ素子の最上層の第２電極６２とコンタクトすれば良く、この第２電極６２と第３幹配線７２との層間には、第１平坦化絶縁層５８及び層間絶縁層５４が形成されていて絶縁されている。よって、第３幹配線７２をこの第１辺に形成しても、特別な立体交差構造を形成する必要がない。

また、パネルの第３辺に沿って形成される第４幹配線７４は、Ｖ系ドライバ２４と表示領域１４との間に設けられる。しかし、Ｖ系ドライバ２４から延びるゲートライン１６と第４幹配線７４とは、別の導電層であり、層間には、層間絶縁層５４が存在する。従って、第４幹配線７４についても、これを第３辺に形成しても、特別な立体交差構造を形成する必要はない。

なお、表示領域内において、例えば、枝配線２０を格子状、即ち、水平走査方向にもレイアウトした場合などには、Ｈ系ドライバ２２と表示領域との間に設ける第２幹配線を省略し、垂直走査方向に沿った２辺（第１辺と第３辺）と、水平走査方向に沿った１辺（第２辺）の合計３辺に幹配線を形成しても良い。

以上のＥＬパネルのレイアウトでは、外部接続端子をパネルの垂直走査方向に沿った１辺に形成した場合を例に説明したが、もちろん、本実施形態では、図５に示すように外部接続端子９２を、パネルの水平走査方向に沿った１辺（ここでは下辺）に設けても効果を得ることができる。

この場合、枝配線２０に接続されて電力を供給するために２辺以上に沿って設けられ、かつ枝配線２０よりも大きな断面積となるように形成される幹配線は、例えば図５のように、表示領域１４の周辺部において、その４辺を取り囲むように形成しても良い。つまり、この幹配線は、パネルの下辺であって、ここでは外部端子９２の直近の辺に沿って第１幹配線２６が形成され、パネルの上辺、即ち、Ｈ系ドライバと表示領域との間に第２幹配線２８が設けられている。またパネルの左右の辺（垂直走査方向に沿った２辺）に沿って、第３幹配線９４、第４幹配線９６が形成され、これら４本の幹配線は４隅で接続され、またこれら４つの幹配線により表示領域１４が取り囲まれている。

左右の辺に配置される幹配線９４，９６の線幅（断面積）は、外部接続端子９２の位置が、水平走査方向の中央部分に近いため、同一とすることができる。また、上辺に設けられる第２幹配線２８の線幅（断面積）は、ここでは、端子から最も遠い位置にあるため、第３，第４幹配線９４，９６の線幅よりも大きくしても良い。なお、幹配線を図２に示すように、パネルの上下辺のみに形成する構成としても良い。

（実施形態２）
図６は、実施形態２に係るＥＬパネルの駆動電流配線の構成を概念的に示す図であり、図７は、このパネルの下辺付近の概略断面構造である。なお、実施形態１において既に説明した構成と同一の構成については、同一符号を付す。本実施形態の駆動電流配線では、例えば図４に示すように、データライン１８や、電源ライン２０と同層に形成される駆動電流配線の幹配線２６，２８，７２，７４（第１配線層）に加えて、これとは別の導電層を用いて補助駆動電流配線（第２配線層）を形成することである。具体的にはこの補助駆動電流配線８２，８４，８６は、ＥＬ素子の上部電極、つまり、第２電極６２と同じ金属層を用い、幹配線の形成領域とほぼ重なる位置に形成している。図６の例では、外部接続端子３２は、図３と同様、パネルの垂直走査方向に沿った１辺に配置され、パネルの下辺、すなわち第１の幹配線２６に並列して第１の補助駆動電流配線８２が設けられ、上辺、すなわち第２の幹配線２８に並列して第２の補助駆動電流配線８４が設けられ、さらに右辺には第３の補助駆動電流配線８６が設けられている。外部接続端子の配置される第１辺（左辺）にはこの補助駆動電流配線を形成していない。これは、既に説明したように第１辺では、ＣＶ端子から引き出されたカソード配線７６が、ＥＬ素子の第２電極６２とコンタクトしているためである。つまり、カソード配線７６は、幹配線や枝配線と同じ金属層（Ａｌ）が用いられており、このカソード配線７６が、補助駆動電流配線と同じ金属層から構成される第２電極６２とコンタクトするためである。但し、ＣＶ配線７６の形成領域のさらに外側（パネルの外縁側）に配線すれば、第１辺にも補助駆動電流配線を形成することができる。これらの補助駆動電流配線と各幹配線を接続するためにコンタクトホール８８が、表示領域１４の周辺部の隅付近に設けられている。なお、これらの補助駆動電流配線は、図６に示す３つを全て設ける必要はなく、必要に応じて選択して設けるようにできる。

また、コンタクトホール８８の位置も適宜変更することができる。このコンタクトホール８８は、図７に示すように、幹配線（ここでは第１幹配線２６）を覆って形成される第１および第２平坦化絶縁層５４，５８を開口して幹配線を露出するようにして形成する。そして、第２電極６２を例えば真空蒸着形成する際に、補助駆動電流配線と該第２電極のパターンに応じた蒸着マスクを用いることで、第２電極６２と同時に、幹配線と重なるように補助駆動電流配線を形成することができ、上記コンタクトホール８８を介してこの補助駆動電流配線は、下層の幹配線と電気的に接続する。もちろん、他の補助駆動電流配線についても、同様に形成され幹配線と接続される。このように、幹配線とは別に、ＥＬ素子の電極層を利用して、この幹配線と電気的に接続された補助駆動電流配線を設けることで、幹配線の線幅を広げずに、幹配線の実質的な断面積をこの補助駆動電流配線によって拡大することが可能となり、配線効率良く補助駆動電流配線によって幹配線の配線抵抗を低減することができる。また、補助駆動電流配線をＥＬ素子の第２電極と同時に形成するので、特別な工程の追加なく配線抵抗の一層の低減を図ることができる。

図８は、図７に示した補助駆動電流配線と幹配線の接続方法の変形例を示す図である。図７と相違する点は、図８では、補助駆動電流配線と幹配線が透明導電性金属酸化物層８０を介して接続されていることである。第１平坦化絶縁層５４上にＥＬ素子の第１電極（画素電極）５６を形成する前に、第１平坦化絶縁層５４の表示領域１４の周辺位置にもコンタクトホール８８ａを形成する。そして、ＩＴＯなどを積層し、これを有機ＥＬ素子の画素電極に応じた形状にパターニングするのと同時に、コンタクトホール８８ａの形成領域にも透明導電性金属酸化物層８０を選択的に残す。さらに、第２平坦化絶縁層５８を形成し、コンタクトホール８８ａと同じ位置にコンタクトホール８８ｂを形成し、第２電極６２の形成と同時に、補助駆動電流配線となる金属蒸着層を形成する。補助駆動電流配線８２は、透明導電性金属酸化物層８０を介して幹配線２６に接続される。なお、図７，図８に示すコンタクトホール８８，８８ａ，８８ｂは、円形、方形、その他どのような形状でもよい。

また、図５に示すように、外部接続端子９２がパネルの他の辺（例えば下辺）に形成された場合であっても、本実施形態２のように、幹配線に重ねてＥＬ素子の第２電極などの材料層を用いて補助駆動電流配線を同様に形成することで、効果を得ることができる。

本発明の実施形態１に係るＥＬパネルの概略構成を示す図である。 ＥＬパネルの駆動電流配線の構成例を示す概念図である。 本発明の実施形態１に係る駆動電流配線の他の構成例を示す概念図である。 図１のＡ−Ａ線に沿った断面を示す概略図である。 本発明の実施形態１に係る駆動電流配線のさらに別の構成例を示す概念図である。 本発明の実施形態２に係るＥＬパネルの駆動電流配線の構成を説明する図である。 図６のパネルの下辺部分の概略断面構造を示す図である。 図７に示す断面構造とは別の構造を示す図である。 有機ＥＬ素子の１画素の等価回路を示す図である。 従来の有機ＥＬ表示装置の端子、配線および回路等の配置を示す図である。

１０ 有機ＥＬ表示装置、１２ パネル基板、１４ 表示領域、２０ 枝配線（電源ライン）、２２ Ｈ系ドライバ、２４ Ｖ系ドライバ、２６ 幹配線（第１の幹配線）、２８ 幹配線（第２の幹配線）、３０ フレキシブル・プリンテッド・サーキット、３２，９２ 外部接続端子、７２ 幹配線（第３の幹配線）、７４ 幹配線（第４の幹配線）、８２，８４，８６ 補助駆動電流配線、９４，９６ 幹配線。

Claims (13)

1. 表示領域内にマトリクス状に配置された複数の画素を備える表示パネルにおいて、
   各画素には、電源配線から供給される電力に応じた表示動作を行う表示素子が設けられ、
   前記電源配線は、
   該表示領域内に配置され、前記表示素子に電気的に接続されて該表示素子に電力を供給する複数の枝配線と、
   該表示領域の周辺部に配置され、前記複数の枝配線に電気的に接続された幹配線と、を有し、
   前記表示領域の周辺部の少なくとも２辺に沿って、前記幹配線が形成されており、前記幹配線の配線幅は、前記枝配線の配線幅よりも太いことを特徴とする表示パネル。
2. 表示領域内にマトリクス状に配置された複数の画素を備える表示パネルにおいて、
   各画素には、電源配線から供給される電力に応じた表示動作を行う表示素子が設けられ、
   前記電源配線は、
   該表示領域内に配置され、前記表示素子に電気的に接続されて該表示素子に電力を供給する複数の枝配線と、
   該表示領域の周辺部に配置され、前記複数の枝配線に電気的に接続された幹配線と、を有し、
   前記表示領域の周辺部の少なくとも３辺に沿って、前記幹配線が形成されていることを特徴とする表示パネル。
3. 請求項２に記載の表示パネルにおいて、
   前記表示領域の周辺部の少なくとも２辺で、前記幹配線の配線幅は、前記枝配線の配線幅よりも太いことを特徴とする表示パネル。
4. 請求項１〜請求項３に記載の表示パネルにおいて、
   前記幹配線は、前記表示領域の周辺部の４辺に沿って配置されていることを特徴とする表示パネル。
5. 請求項１〜請求項４に記載の表示パネルにおいて、
   前記幹配線は表示領域の全周を囲って配置されることを特徴とする表示パネル。
6. 表示領域内にマトリクス状に配置された複数の画素を備える表示パネルにおいて、
   各画素には、電源配線から供給される電力に応じた表示動作を行う表示素子が設けられ、
   前記電源配線は、
   該表示領域内に配置され、前記表示素子に電気的に接続されて該表示素子に電力を供給する複数の枝配線と、
   該表示領域の周辺部に配置され、前記複数の枝配線に電気的に接続された幹配線と、を有し、
   前記電源配線が電気的に接続される外部接続端子は、前記表示領域の垂直走査方向に沿った第１辺に設けられ、
   前記幹配線は、前記第１辺から延び、少なくとも前記表示領域の水平走査方向に沿った第２辺と、前記第２辺に前記表示領域を挟んで対向する第４辺と、に沿って設けられ、
   前記複数の枝配線は、該第２辺及び第４辺にそれぞれ接続され、かつそれぞれ垂直走査方向に沿って形成されていることを特徴とする表示パネル。
7. 請求項６に記載の表示パネルにおいて、
   前記幹配線は、前記表示領域の周辺部において、前記外部接続端子の設けられた前記第１辺と前記表示領域を挟んで対向する第３辺にも設けられ、
   前記第１辺に配置された前記幹配線の断面積よりも前記第３辺に配置された前記幹配線の断面積が大きいことを特徴とする表示パネル。
8. 請求項１〜請求項７のいずれか１項に記載の表示パネルにおいて、
   前記幹配線の断面積は、前記枝配線の断面積より大きいことを特徴とする表示パネル。
9. 請求項１〜請求項８のいずれか１項に記載の表示パネルにおいて、
   前記幹配線の断面積は、前記枝配線の２倍以上であることを特徴とする表示パネル。
10. 請求項１〜請求項９のいずれか１項に記載の表示パネルにおいて、
    前記表示素子は、電流駆動型のエレクトロルミネッセンス素子であることを特徴とする表示パネル。
11. 請求項１〜請求項１０のいずれか１項に記載の表示パネルにおいて、
    前記幹配線は、前記枝配線と同時に形成され同一材料からなる第１配線層の他に、該第１配線層とは別に形成され、該第１配線層に電気的に接続された第２配線層を備えることを特徴とする表示パネル。
12. 請求項１１に記載の表示パネルにおいて、
    前記表示素子は、画素毎に個別の下部電極と、各画素で共通の上部電極とを有し、
    前記第２配線層は、前記上部電極と同時に形成され、同一材料から構成されていることを特徴とする表示パネル。
13. 請求項１２に記載の表示パネルにおいて、
    前記第２配線層は、前記表示領域の周辺領域において、前記第１配線層の上に形成された絶縁層のさらに上層に形成されていることを特徴とする表示パネル。

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